JPH0316332A

JPH0316332A - ビット照合制御方式

Info

Publication number: JPH0316332A
Application number: JP2031537A
Authority: JP
Inventors: Junichi Yoshimura; 純一吉村; Atsuhiko Uchiumi; 内海　敦彦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-17
Filing date: 1990-02-14
Publication date: 1991-01-24
Anticipated expiration: 2010-08-02
Also published as: GB2229613A; JPH0773255B2; GB2229613B; US5123020A; GB9005981D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［１！ｔ要］多重化装置等の被監視回路の入力データと出力データと
を基に、ビットエラー検出を行うビット照合制御方式に
関し、人力データと出力データとの間の位相同期をモｉ実に引
込んで、ビットエラー検出を行わせることを目的とし、被監視回路と、該被監視回路の出力データを人力して該
被監視回路の処理と逆の処理を行う基準回路と、前記被
監視回路の入力データと前記基準回路の出力データとを
照合するビット照合回路とを備え、該ビット照合回路は
、遅延ビット段数を制御できる可変遅延回路を含む位相
同期部と、該位相同期部の位相引込み制御を行う制御部
と、ビットエラーを検出する検出部と、位相同期がとれ
た時の遅延ビット段数を記憶するメモリとを有し、前記
制御部の制御により、前記可変遅延回路の遅延ビット段
数を順次制御して、全遅延ビット段数にわたって前記被
監視回路の人力データと前記基準回路の出力データとの
間の位相同期をとり、位相同期がとれた時の遅延ビット
段数を前記メモリに記憶し、全遅延ビット段数の中に１
回のみ位相同期がとれた時に、前記メモリに記憶した遅
延ビット段数を前記可変遅延回路に設定して、前記検出
部により前記被監視回路の入力データと匍記基準回路の
出力データとのビット対応の照合によりビットエラー検
出を行うように構戊した。

［産業上の利用分野〕本発明は、多重化回路等の被監視回路の入力デ一夕と出
力データとを基に、ビットエラー検出を行うビット照合
制御方式に関するものである。

多重化回路や多重分離回路或いは符号化回路や復号化回
路等により処理されたデータの誤りを検出して、回路の
動作不良や回路の故障等を検出することができる。例え
ば、ディジタル伝送端局装置の多重化回路の多重化出力
データを、多重分離回路で分離し、その分離出力データ
と、多重化回路の入力データとを照合することにより、
ビシトエラーを検出し、多重化回路の正常性を確認する
ことができる。その場合に、入力データと出力データと
の位相同期をとる必要があり、擬似同期を防止して、ビ
ットエラー検出の信頼性を向上することが要望されてい
る。

［従来の技術］第５図は従来例の要部ブロック図であり、５０はディジ
タル伝送端局装置等のデータ処理装置、５ｌは被監視回
路、５２は被監視回路と逆の処理を行う基準回路、５３
はビット照合回路、５４は位相同期部、５５はビットエ
ラー検出部、５６は制御部、５７．５８は伝送路である
。被監視回路５１を例えば多重化回路とすると、基準回
路５２は多重化回路と逆の処理を行う多重分離回路とす
るものである。又現用系と予備系等の冗長構威を用いて
いる場合は、現用系の被監視回路５ｌに対して基準回路
５２を予備系の装置を流用して構戒することができる。

伝送路５７から例えば複数チャネルの入力データＡが、
多重化回路等の被監視回路５１に入力されて多重化処理
され、その多重化出力データＢは伝送路５８に送出され
る。この多重化出力データＢは、多重分離回路等の基準
回路５２により多重分離され、この分離出力データＣは
入カデ・一タＡと共にビット照合回路５３に人力される
。この場合、選択されたチャネルのデータをビ・ント照
合回路５３に入力するように、図示を省略した選択回路
を介して、ビット照合回路５３に人力することになり、
位相同期引込みができない時は、他のチャネルのデータ
に切替えることができる。

多重化回路等の被監視回路５１と，、多重分離回路等の
基準回路５２とは、フリップフロップ等の各種の回路構
或を含むものであるから、各回路の入力データと出力デ
ータとの間には、フリップフロップ等の段数に対応した
位相差が生じることになる。従って、ビット照合回路５
３に於いては、位相同期部５４により入力データＡと出
力データＣとの間の位相同期をとるものであり、ビット
エラー検出部５５により入力データＡと出力データＣと
を照合してビットエラーを検出し、その検出信号Ｄに応
じて制御部５６により位相同期部５４が制御され、位相
同期引込みが行われる。そして、位相同期引込み完了に
より、ビットエラー検出部５５に於いて検出されたピッ
トエラーレートが闇値と比較され、ピットエラーレート
が閾値を超えると、被監視回路５ｌに障害が発生したと
判断して、例えば、現用，予備の切替え等の制御が行わ
れる。

位相同期部５４とビットエラー検出部５５とは、例えば
第６図及び第７図に示すｌｉｔ戒を有するものであり、
第６図に於いて、６１．６２はフリップフロップ、６３
はエラステックメモリ、６４は固定遅延回路、６５は可
変遅延回路、６６は排他的オア回路、６７はフリップフ
ロツブ、６８はアンド回路である。又第７図は可変遅延
回路６５の一例を示し、７１はセレクク、７２はｎ段の
シフトレジスタ、ＦＦＩ〜ＦＦｎはシフトレジスタ７２
を構成するフリップフロップであり、セ１／クト信号は
、前述の制御部５６から加えられる。

位相同期部５４のフリップフロツプ６１には、前述の入
力データＡとクロック信号ＣＬＫＡ、フリップフロップ
６２には、出力データＣとクロツク信号ＣＬＫＣとがそ
れぞれ人力される。出力データＣはフリップフロップ６
２を介してエラステックメモリ６３に加えられ、クロッ
ク信号ＣＬＫＣにより書込まれ、クロック信号ＣＬＫＡ
により続出される。即ち、出力データＣは、入力データ
Ａのクロック信号ＣＬＫＡに同期化されて、ビットエラ
ー検出部５５の排他的オア回路６６に加えられる。

又入カデータＡは、フリップフロツブ６ｉを介して固定
遅延回路６４に加えられ、この固定遅延回路６４により
、ビント照合回路５３内のゲート遅延分等の固定的な遅
延時間について遅延され、この固定遅延回路６４の出力
信号は可変遅延回路６５に加えられる。この可変遅延回
路６５は、第７図に示すように、制御部５６からのセレ
クト信号により制１卸されるセレクタ７１と、シフトレ
ジスタ７２とからなり、入力データＡの遅延ビット段数
０〜ｎがセレクタ７ｌにより選択されて、被監視回路５
ｌ及び基準回路５２を経由することにより遅延された出
力データＣとの間の位相同期がとられる。このセレクタ
７１により選択されたシフトレジスタ７２の遅延ビット
段数の出力のデータＡがビットエラー検出部５５の排他
的オア回路６６に加えられる。

この排他的オア回路６６には、エラステンクメモリ６３
を介したデータＣも加えられ、データＡ，Ｃのビ・ント
が不一敗の場合に、フリップフロップ６７がクロック信
号ＣＬＫＡによりセットされ、そのフリップフロツブ６
７のＱ端子出力信号は、アンド回路６８を介してビット
エラーバルスＤとして制御部に加えられる。

第８図は従来例のフローチャートであり、ステップＳ１
〜Ｓ８により位相同期引込み処理とビット照合処理とを
示す。先ず、制御部５６は、可変遅延回路６５の遅延ビ
ット段数ｎを０とし（ｎ＝０）（ステップＳ１）、セレ
クタ７１により遅延ビット段数０を選択させる。即ち、
可変遅延回路６５に入力されたデータＡは遅延されるこ
となく、セレクタ７１から出力される。

次に遅延ビット段数ｎが最大値を超えたか否か判定し（
ステップＳ２）、超えない場合は、測定時間Δｔにより
ピットエラーレートＢＥＲ　１を測定する（ステップＳ
３）。

そして、ピットエラーレートＢＥＲＩが閾｛直Ｔｈｌ（
例えば、１０”’）より大きいか否か判定し（ステップ
Ｓ４）、大きい場合は、ｎ＝ｎ＋１とする（ステップＳ
５）。それにより、可変遅延回路６５のセレクタ７ｌは
遅延ビット段数１を選択することになり、人力されたデ
ータＡは１ビット分遅延される。そして、前述のステッ
プ３１−３５が繰り返される。

又ステップＳ２に於いて、遅延ビット段数ｎが最大値を
超えたと判定されると、被監視回路５１の障害等により
位相同期引込み不可と判定され、例えば、被監視回路５
ｌを予備系に切替える制御が行われる（ステップＳ８）
。

又ビットエラーレ−１−ＢＥＲ　１が閾値Ｔｈｌより大
きくない場合は、位相同期引込みが完了したと見做して
ビット照合動作に移行し、測定時間ΔＴ（＞ΔＬ）によ
りピットエラーレー｝ＢＥＲ２を測定し（ステップＳ６
）、このピットエラーレ−トＢＥＲ２が閾値Ｔｈ２　（
例えば、１０−１′）より大きいか否か判定し（ステッ
プＳ７）、ピットエラーレートＢＥＲ２が闇値Ｔｈ２よ
り小さい場合は被監視回路５１が正常と判定し、他のチ
ャネルに切替えるか或いは他の回路を被監視回路とする
ように切替える等の制御が行われる。

又ステップＳ７に於いてビットエラーレートＢＥＲ２が
閾値Ｔｈ２より大きい場合は、被監視回路５ｌの障害と
判定して、例えば、予備系に切替える制御が行われる（
ステップ３８）。

第９図は位相同期引込み動作説明図であり、２ビット位
相ずれ、ｌビット位相ずれ、位相同期弓込みの状態を示
し、（ａ），　（ｂ）は第５図に於けるデータＡ，Ｃに
対応し、（Ｃ）はビットエラー検出部５５のフリップフ
ロップ６７のＱ端子出力信号、（ｄ）はクロック信号Ｃ
　Ｌ　Ｋ　Ａ．　（ｅ）はビットエラーパルスＤを示す
。

フリップフロップ６７は、（ａ），　（ｂ）に示すデー
タの不一致ビットによりセットされ、一敗ビットにより
リセットされ、セット期間中に（ｄ）に示すクロック信
号ＣＬＫＡが（ｅ）に示すビットエラーバルスＤとして
出力される。そして、位相同期引込み状態となると、デ
ータにビットエラーが含まれていなければ、フリップフ
ロツブ６７はリセットされた状態のままとなるから、（
ｅ）に示すビソトエラーバルスはＯとなる。

〔発明が解決しようとする問題点〕

前述のようなビット照合方式に於いて，、擬似位相同期
引込み状態となる場合があり、その場合にはビント照合
動作に誤りが生じることになる。例えば、被監視回路５
１に入力されるデータＡが、オール゛’　１　”　　（
Ａ　Ｉ　Ｓ　；　Ａｌａｒｍ　　Ｉ　ｎｄｉｃａｔｉｏ
ｎＳｉｇｎａｌ　）のパターン、、ＩＩ　Ｉ　Ｉ＋　．
　　１１　Ｑ　Ｉ＋の交番パターン、“１１０１・・・
′゜等の短い周期のパターン等の場合に擬似位相同期引
込み状態となる。

例えば、第１０図は、オール”１゛パターンの場合の動
作説明図であり、可変遅延回路６５の遅延ビット段数を
４とした時に正しい位相同期引込み状態となる場合を示
す。又（ａ），　（ｂ）は前述の第９図の（ａ），　（
ｂ）と同様なデータ、（ｅ）はビットエラーパルスを示
す。

データにビットエラーが含まれていなければ、可変遅延
回路６５の遅延ビット段数ｎは任意の値で位相同期引込
み状態となる。即ち、遅延ビット段数ｎが０の場合でも
、位相同期引込み状態となり、（１）のｎ＝ｏの場合で
も、（ａ），　（ｂ）のデータにビットエラーが含まれ
ていなければ、（ｅ）に示すように、ビット照合による
ビットエラーパルスが生じないので、正常と判定される
。

しかし、（２）の（ａ）のデータにビットエラーが含ま
れていると、正しい位相同期引込み状態ではないから、
ビソトエラー検出部５５には、被監視回路５１へ入力さ
れるデータ（ａ）と、基準回路５２の出力データ（ｂ）
とは、異なるビッｌ・位相でそれぞれ入力され、（ｅ）
に示すように２ビット分のビットエラーパルスが生じ、
被監視回路５１が正常であっても、２ビット分のエラー
が生じたと判定される。

又（３）は正しい位相同期引込み状態の場合で、（ａ）
．（ｂ）のデータにエラーパルスが含まれていても、ビ
ットエラー検出部５５には同一位相で人力されるので、
（ｅ）に示すようにビットエラーパルスは生じないこと
になり、被監視回路５１に於いてエラーが生じたもので
はないから、正しい判定となる。

又（４）は、ｎ＝８とした場合の誤引込み状態を示し、
（２）の場合と同様にデータ（ａ）内の１個のビッ１・
エラーにより２ビット分のビッｌ・エラーパルスが生し
ることになる。

又第１１図は“１゜゛，“０゛′交互パターンの場合の
動作説明図であり、（ａ）．　（ｂ），　（ｅ）は第１
０図と同様のデータ及びビットエラーパルスを示す。こ
の“１′゜，“０′゛交互パターンの場合は、一つおき
の遅延ビット段数毎に位相同期引込み状態となるもので
あり、（１）．　（２）はｎ＝ｏの場合を示し、（１）
はデータにビソトエラーが含まれていない場合であって
、（ｅ）に示すように、ビットエラーバルスも０となる
。しかし、（２）に於いて、データ（ａ）に１ビットの
エラーがあると、第１０図の（２）の場合と同様に、２
ビット分のビットエラーバルスが生じ、被監視回路５１
が正常であっても、２ビット分のエラーが生じたと判定
される。

（３）はｎ−４として正しい位相同期引込み状態となっ
た場合で、データ（ａ）に１ビットのエラーが含まれて
いても、ビットエラー検出部５５には同一位相で人力さ
れるので、ビットエラーパルスは生じないことになる。

又（４）はｎ＝８とした場合であり、位相同期引込み状
態となったとしても、ｎ＝ｏの場合と同様に擬似同期引
込み状態であるから、データ（ａ）に１ビットのエラー
が含まれていると、（ｅ）に示すように２ビット分のビ
ットエラーパルスが生じる，又第１２図は”１１０１０
“゜パターンの場合の動作説明図であり、（ａ）．　（
ｂ）．　（ｅ）は第１０図及び第１１図と同様のデータ
及びビソ１・エラーパルスを示し、可変遅延回路６５の
遅延ビット段数ｎを５とした時に、正しい位相同期引込
み状態となる場合である。この場合のデータのパターン
は５ビット毎に繰り返されるものであるから、ｎ＝ｏで
も位相同期引込み状態となる。即ち、（１）に示すよう
に、（ａ），　（ｂ）のデータにビットエラーが含まれ
ていなければ、（ｅ）に示すようにビットエラーバルス
は生じないことになる。

しかし、（２）に於いては、（ａ）のデータにｌビソＩ
・のエラーが含まれていることにより、（ｅ）に示すよ
うに、２ビ・νト分のビットエラーパルスが生じること
になる。（３）はｎ＝５として正しい位相同期弓込み状
態となった場合で、データに１ビットのエラーが含まれ
ていても、（ｅ）に示すように、ビットエラーバルスは
生しないことＧコなる。

又ｎ＝ｌｏとした場合も、（４）のように、位相同期引
込み状態となるが、データに１ビットのエラーが含まれ
ていると、（ｅ）に示すように、２ビット分のビットエ
ラーパルスが生しることになる。

前述のように、従来例に於いては、被監視回路５１の入
力データと、基準回路５２の出力データとの位相同期を
とって、ビット照合する場合に、データのパターンによ
って擬似同期引込み状態となり、その場合には、被監視
回路５１が正常であっても、ビット照合によりビットエ
ラーパルスが生しることになり、被監視回路５ｌに障害
が発生したと誤判定される欠点があった。

本発明は、人力データと出力データとの間の位相同期を
確実に引込んで、ビットエラー検出を行わせることを目
的とするものである。

〔課題を解決するための手段］本発明のビット照合制御方式は、擬似同期引込み状態を
判定し、正しい位相同期引込み状態に於いてビット照合
を行わせるものであり、第１図を参照して説明する。

被監視回路１と、被監視回路１と逆の処理を行う基準回
路２と、ビット照合回路３とを備え、ビット照合回路３
は、遅延ビット段数を制御できる可変遅延回路４を含む
位相同期部５と、制御部６と、ビットエラーを検出する
検出部７ど、遅延ビット段数を記憶するメモリ８とを有
し、制御部６の制御により、可変遅延回路４の遅延ビッ
Ｉ・段数を順次制御して、全遅延ビット段数にわたって
被監視回路１の入力データと基準回路２の出力データと
の間の位相同期をとり、位相同期がとれた時の遅延ビッ
ト段数をメモリ８に記憶し、全遅延ビット段数の中の一
回のみ位相同期がとれた時に、メモリ８に記憶した遅延
ビット段数を可変遅延回路４に設定して、検出部７によ
り被監視回路ｌの入力データと基準回路２の出力データ
とのビット対応の照合によりビッ１・エラー検出を行う
ものである。

又可変遅延回路４の全遅延ピント段数について位相同期
がとれない時、及び全遅延ビット段数について２回以上
位相同期がとれた時は、位相同期引込み不可と判定する
。

又位相同期がとれた時に同期フラグをセットし、この同
期フラグがセントされた後、遅延ビッ１・段数を変更し
て再度位相同期がとれた時は、全遅延ビット段数につい
ての位相同期引込み動作の終了前でも、位相同期引込み
不可と判定する。

（作用）可変遅延回路４の遅延ビット段数ｎを順次変更して、全
遅延ビット段数にわたって位相同期をとった時に、オー
ル“ｌ　Ｉ＋のパターンの場合は、全遅延ビット段数に
ついて位相同期がとれることになり、又“１゜゜，“０
′゛交互パターンの場合は、一つおきの遅延ビット段数
で位相同期がとれることになる。即ち、可変遅延回路４
の全遅延ビット段数について複数回の位相同期がとれた
時は、擬似同期引込み状態が生じるものであるから、位
相同期引込み不可と判定して、被監視回路１を監視する
為のビット照合には移行しないものである。

又可変遅延回路４の全遅延ビット段数について一回のみ
位相同期がとれた時は、正しい位相同期引込み状態と判
定して、被監視回路１を監視する為のビット照合に移行
するものである。

又全遅延ビット段数についての位相同期引込み動作を行
っている時に、最初に位相同期引込み状態となると、同
期フラグを設定し、遅延ビッＩ・段数を変更して再度位
相同期引込み動作を行い、既に同期フラグが設定されて
いる場合に、再度位相同期引込み状態となった時は、擬
似同期引込み状態が生じる場合であるから、それ以上の
位相同期引込み動作を行うことなく、位相同期引込み不
可と判定し、他の処理等に移行するものである。

（実施例］以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例のフローチャ−１・、第３図
は本発明の一実施例のビット照合回路のブロック図であ
り、第３図に於いて、１０は制御部、２０は位相同期部
、３０はビットエラー検出部、２ｌは可変遅延回路であ
る。図示を省略した被監視回路の入力データＡと、被監
視回路の出力デー夕を逆の処理を行って出力する基準回
路の出力データＣとが位相同期部２０に入力される。

又１１は位相同期部２０の可変遅延回路２ｌにセレクト
信号を加えて遅延ビット段数を制御する遅延ビット（ｎ
）制御部、１２はビットエラー検出部３０からのビット
エラーパルスを計数するビットエラー計数部、１３は引
込み回数（ｋ）計数部、ｌ４は遅延ビット段数ｎが最大
値を超えたか否かを検出する検出部、１５は遅延ビット
段数（Ｌ）を記１意するメモリ、１６〜１９は検出部で
あり、検出部ｌ６はｋ＝ｏを検出して位相同期引込み不
可を判定し、検出部１７はｋ≧１を検出し、又検出部１
８はｋ＝１を検出して位相同期引込み完了を判定し、検
出部ｌ９はｋ≧２を検出して、位相同期引込み不可を判
定するものである。メモリ１５は制御部１０内に設けた
場合を示すものであるが、第１図に示すメモリ８のよう
に、制御部の外部に設けることも可能である。

ビット照合動作の前に位相同期引込み動作が行われるも
のであり、遅延ビット（ｎ）制御部１１により、遅延ビ
ット段数ｎ＝ｏ及び引込み回数ｋ＝０の初期化が行われ
る（ステップＳ１１）。即ち、セレクト信号は遅延ビッ
ト段数０を示し、計数部１３はリセ・冫ト信号によりリ
セットされる。

次に遅延ビント段数ｎが最大値を超えたか否か検出部ｌ
４に於いて判定され（ステップＳ１２）、超えない場合
は、ビットエラー計数部ｌ２に於いてピットエラーレー
トＢＥＲＩの測定が行われる（ステップＳ１３）。この
ピットエラーレートＢ已Ｒ１が閾値Ｔｈｌ（例えば１０
−”）より小さいか否か判定され（ステップ３１４）、
小さい場合は、位相同期引込みと判定し、引込み信号を
計数部１３に於いて計数する（ｋ＝ｋ＋１）。それによ
り、検出部１７によりｋ≧１の条件が検出され、遅延ビ
ット段数書込信号がメモリ１５に加えられて、その時の
遅延ビット段数ｎがメモリ１５に記憶される（Ｌ＝ｎ）
（ステップ１６）。

又ステップ３１４に於いて、ピットエラーレートＢＥＲ
１が閾値Ｔ　ｈ　ｌより大きい場合、及びステップＳ１
６　（ｋ＝ｋ＋１，Ｌ＝ｎ）の次に、遅延ビット段数を
＋１　（ｎ＝ｎ＋１）　し（ステップＳ１５）、ステッ
プ３１２〜３１５，３１６を繰り返す。

又ステップＳ１２に於いて、遅延ビット段数ｎが最大値
を超えたことが検出部ｌ４で検出されると、計数部１３
に於ける引込み回数ｋがＯか否か検出部１６．１７に於
いて検出される（ステップＳ１７）。検出部１６により
引込み回数ｋがＯであることが検出されると、位相同期
引込み不可によるビット照合エラーと判定される（ステ
ップＳ１８）。この場合は、全遅延ビ・ント段数につい
て位相同期引込みが行われないので、現用系の被監視回
路から予備系の被監視回路に切替える制御等が行われる
。

又検出部１７により引込み回数ｋがＯでないことが検出
されると、検出部１８．１９により引込み回数ｋがｌで
あるか否か検出される（ステップＳ１９）。検出部１９
により引込み回数ｋが２以上であることが検出された場
合は、位相同期引込み不可と判定される（ステップＳ２
２）。この場合、再度位相同期引込み動作を行う為にス
テップＳｌｌに戻るか、或いは被監視回路が多重化回路
であると、他のチャネルに切替えてビット照合の為の位
相同期引込みを行うことになる。

又検出部１８により引込み回数ｎが１であることが検出
された場合は、遅延ビットメモリ書込信号が遅延ビッ｝
　（ｎ）制御部ｌ１に加えられ、遅延ビット段数ｎを、
メモリ１５に記憶されている遅延ビット段数Ｌとし（ｎ
＝Ｌ）（ステップＳ２０）、全遅延ビット段数について
位相同期引込みが１回のみの場合であるから、位相同期
引込み完了と判断する（ステップＳ２１）。従って、遅
延ピント（ｎ）制御部１ｌにより位相同期部２０の可変
遅延回路２１の遅延ビット段数が設定され、ビット照合
に移行することになる。

前述のような処理により、例えば、位相同期部２０に入
力されるデータＡが、オール゜“１“゜パターン、１１
　１　１１，“０′゛交互パターン、可変遅延回路２１
の遅延ビット段数に比較して短い繰り返しパターン等の
場合に、全遅延ビッ１・段数に複数回の位相同期引込み
状態が生じることなるが、正しい位相同期引込み状態は
その中の１回のみであるから、このような状態ではビッ
ト照合に移行することを中止する。従って、被監視回路
を監視する為のビット照合に誤りが生しるような擬似同
期弓込みを回避することができる。

第４図は本発明の他の実施例のフローチャートであり、
同期フラグＦを用いて正しい位相同期引込みとなるか否
かを判定するもので、第３図に於ける引込み回数（ｋ）
計数部１３を同期フラグＦの設定部とし、検出部１６〜
ｌ９を、遅延ビット段数ｎが最大値を超えた場合と超え
ない場合とに於いて同期フラグＦが設定されたか否かを
検出する構戒とすることになる。

ビット照合の為の位相同期引込みを開始時、先ず、可変
遅延回路の遅延ビット段数ｎと同期フラグＦとをそれぞ
れ初期設定し（ｎ＝ｏ，Ｆ＝Ｏ）（ステップＳ３１）、
次に、第２図のステップＳ１２と同様に遅延ビット段数
ｎが最大値を超えたか否か判定し（ステップＳ３２）、
ｕえた場合はステップ３３８に移行し、超えない場合は
第２図のステップＳ２３と同様に、ビットエラーレート
ＢＥＲ１を測定し（ステップＳ３３）、次に、第２図の
ステップＳ１４と同様にビットエラーレー｝ＢＥＲ　ｌ
が閾値Ｔｈｌより小さいか否か判定する（ステップＳ３
４）。

この判定により、ピットエラーレートＢＥＲＩが閾値Ｔ
ｈｌより大きい場合は、第２図のステップＳ１５と同様
に遅延ビット段数を＋ＩＬ（ｎ一ｎ＋１）（ステップＳ
３５）、ステップＳ３２に移行する。又ビットエラーレ
ートＢＥＲＩが閾値Ｔｈｌより小さい場合は、位相同期
引込みと判定し、既に同期フラグＦが設定されているか
否か判定し（Ｆ−０７）（ステップＳ３６）、同期フラ
グＦが設定されていない場合は、最初に位相同期引込み
状態となったものであるから、同期フラグＦを設定し、
且つその時の遅延ビット段数Ｍをメモリ　（第３図のメ
モリ１５）に記憶させる（Ｆ＝１，Ｍ＝ｎ）（ステップ
Ｓ３７），そして、ステップ３３５に移行する。

ステップＳ３６に於いて、同期フラグＦが設定されてい
る場合、既に位相同期引込み状態となった遅延ビット段
数の場合があり、全遅延ビット段数中に複数回の位相同
期引込み状態が生じることを示すので、位相同期引込み
不可と判定する（ステップＳ４１）。この場合は、遅延
ビット段数を＋１することなく位相同期引込み動作は中
止され、再度ステップ５３１から位相同期引込み動作を
開始するか、或いは他のチャネルに切替える等の制御が
行われる。

又ステップＳ３２に於いて、遅延ビット段数ｎが最大値
を超えた場合に、同期フラグＦが設定されているか否か
判定し（Ｆ＝Ｏ？）（ステップＳ３８）、同期フラグＦ
が設定されていない場合、全遅延ビッ１・段数について
位相同期引込みを行っても、１回も位相同期引込み状態
とならないものであるから、位相同期引込み不可による
ビット照合エラーと判定する（ステップＳ３９）。

又同期フラグＦが設定されてシ）る場合、全遅延ビ・ン
ト段数についてｌ回のみ位相同期引込み状態となったも
のであるから、位相同期引込み完了と判定する（ステッ
プＳ４０）．この場合は、ビット照合に移行することに
なる。

従って、前述の実施例と同様に、正しい位相同期引込み
状態となる場合のみ、ビット照合に移行して、被監視回
路を監視することができる。

本発明は、前述の各実施例にのみ限定されるものではな
く、種々付加変更することができるものである。

（発明の効果）以上説明したように、本発明は、位相同期部５の可変遅
延回路４の全遅延ピント段数について位相同期引込み動
作を行った時に、複数回の位相同期引込み状態が生した
場合は、擬似同期引込み状態を含むものであるから、被
監視回路１を監視する為のビット照合動作に移行せず、
位相同期引込みが１回のみの場合は、正しい位相同期引
込め状態と判定して、ビット照合動作に移行するもので
ある。それによって、短いパターン周期のデータによる
擬似同期引込みを回避し、ビット照合による監視の信頼
性を向上することができる。

又可変遅延回路４の遅延ビット段数を順次変更して位相
同期引込みを行い、位相同期引込みにより同期フラグＦ
を設定し、この同期フラグＦが設定された後に、遅延ビ
ット段数を変更して位相同期引込みを行った時に、再び
位相同期引込み状態となった場合は、可変遅延回路４の
全遅延ビット段数について位相同期引込みを行った時に
、少なくとも２回は位相同期引込み状態となる場合であ
るから、位相同期引込み不可と判定することにより、短
い期間で位相同期引込みが可能か否かを判定することが
できる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例のフローチャート、第３図は本発明の一実施例のビッ
ト照合回路のブロック図、第４図は本発明の他の実施例
のフローチャート、第５図は従来例の要部ブロック図、
第６図はビット照合回路の要部ブロック図、第７図は可
変遅延回路の要部ブロック図、第８図は従来例のフロー
チャート、第９図は位相同期引込み動作説明図、第１０
図はオール“Ｉ　Ｉ１パターンの場合の動作説明図、第
１１図は“＋　１　＋＋，“０゜゜交互パターンの場合
の動作説明図、第１２図は“ｔｔｏｔｏ”パターンの場
合の動作説明図である。ｌは被監視回路、２は基準回路、３はビント照合回路、
４は可変遅延回路、５は位相同期部、６は制御部、７は
検出部、８はメモリである。

Claims

【特許請求の範囲】

（１）、被監視回路（１）と、該被監視回路（１）の出
力データを入力して該被監視回路（１）の処理と逆の処
理を行う基準回路（２）と、前記被監視回路（１）の入
力データと前記基準回路（２）の出力データとを照合す
るビット照合回路（３）とを備え、該ビット照合回路（３）は、遅延ビット段数を制御でき
る可変遅延回路（４）を含む位相同期部（５）と、該位
相同期部（５）の位相引込み制御を行う制御部（６）と
、ビットエラーを検出する検出部（７）と、位相同期が
とれた時の遅延ビット段数を記憶するメモリ（８）とを
有し、前記制御部（６）の制御により、前記可変遅延回路（４
）の遅延ビット段数を順次制御して、全遅延ビット段数
にわたって前記被監視回路（１）の入力データと前記基
準回路（２）の出力データとの間の位相同期をとり、位
相同期がとれた時の遅延ビット段数を前記メモリ（８）
に記憶し、全遅延ビット段数の中に１回のみ位相同期が
とれた時に、前記メモリ（８）に記憶した遅延ビット段
数を前記可変遅延回路（４）に設定して、前記検出部（
７）により前記被監視回路（１）の入力データと前記基
準回路（２）の出力データとのビット対応の照合により
ビットエラー検出を行うことを特徴とするビット照合制
御方式。
（２）、前記制御部（６）の制御により、前記可変遅延
回路（４）の遅延ビット段数を順次制御して、前記被監
視回路（１）の入力データと前記基準回路（２）の出力
データとの間の位相同期をとり、前記全遅延ビット段数
について位相同期がとれない時、及び２回以上位相同期
がとれた時は、位相同期引込み不可と判定することを特徴とする請求項１記載のビット照合制御方式。
（３）、前記制御部（６）の制御により、前記可変遅延
回路（４）の遅延ビット段数を順次制御し、前記被監視
回路（１）の入力データと前記基準回路（２）の出力デ
ータとの間の位相同期をとり、位相同期がとれた時の遅
延ビット段数を前記メモリ（８）に記憶し、且つ同期フ
ラグをセットし、該同期フラグがセットされた後に、遅
延ビット段数を変更して再度位相同期がとれた時は、全
遅延ビット段数についての位相同期引込み動作の終了前
でも、位相同期引込み不可と判定することを特徴とする請求項１記載のビット照合制御方式。