JPH01175332A - ディジタル伝送端局装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 伝送路間に挿入された被監視回路と、この被監視回路で
変換された出力データを逆変換する基準回路と、被監視
回路へのデータと基準回路の出力データとをビット照合
するビット照合回路とを備えたディジタル伝送端局装置
に関し、 ＡＩＳ信号受信時における伝送路障害と装置障害とを判
別してビット照合を行うことができるようにすることを
目的とし、 ビット照合回路が、位相同期引き込みを行う位相同期部
と、該位相同期部の百出力からビットエラーパルスを検
出するビットエラー検出部と、該ビットエラーパルスに
より該位相同期部の引き込み制御を行うとともに一定時
間中ビットエラー測定を行い、ビットエラーがあった時
には予備系への切り替え出力を発生する制御部とを含み
、該制御部が、該位相同期引き込み完了後、該位相同期
部への両人力信号を少なくともｌビット相対的にずらし
ても再度位相同期引き込みを完了した時、ＡＩＳ信号状
態にあると判定して該ビットエラー測定を行わないよう
に構成する。

［産業上の利用分野］ 本発明はディジタル伝送端局装置に関し、特に伝送路間
に挿入され赳被監視回路と、この被監視回路で変換され
た出力データを逆変換する基準回路と、被監視回路への
データと基準回路の出力データとをビット照合するビッ
ト照合回路とを備えたディジタル伝送端局装置に関する
ものである。

このようなディジタル伝送端局装置に用いられるビット
照合回路は、ディジタル伝送端局装置の障害によって発
生する伝送信号のビットエラーを検出する回路であり、
そのビットエラーを検出した時には現用系と予備系との
切り替えを行うものである。

従って、回路系統を切り替えるために回線の瞬断が生じ
るので、ビットエラーの検出は正確に行う必要がある。

〔従来の技術〕

第５図は従来から用いられているディジタル伝送端局装
置を示したもので、１は伝送路１−ＩＩ間に挿入された
例えば多重化（ＭｔＪＸ）回路又は分離（ＤＭＵＸ）回
路等の被監視回路、２は被監視回路１で変換された出力
データを逆変換する基準回路（被監視回路が多重化回路
であれば分離回路であり被監視回路が分離回路であれば
多重化回路となる）、そして、３は被監視回路１へのデ
ータと基準回路２の出力データとをビット照合するビッ
ト照合回路である。このビット照合回路３は、両データ
を入力して位相同期引き込みを行う位相同期部３１と、
この位相同期部３１から出力される両データのビットエ
ラーを検出するビットエラー検出回路３２と、このビッ
トエラー検出部３２で検出されたエラービットを受けて
位相同期部３１を制御するための制御信号を発生すると
ともにビット照合結果に応じて現用−子備切り替え信号
を発生する制御部３３とで構成されている。

以下、この第５図のディジクル伝送端局装置の動作を説
明する。

伝送路■から送られて来た信号Ａは被監視回路１によっ
て信号Ｂに変換され、伝送路■に送出される。また、こ
の信号Ｂは、基準回路２により被監視回路１とは逆の変
換を受けて信号Ｃとなる。

ここで、２つの回路１及び２が正常に動作しているなら
ば、信号ＡとＣは全く同じ波形になる筈であるが、信号
Ｃは信号Ａより余分に２つの回路ｌ及び２を通過して来
たのであるから、信号Ａより位相が遅れていることにな
る。

そこで、信号Ｃと位相を同期させるためには、信号Ａを
故意に遅延させればよい。この位相同期をとることを「
引き込み」という。

この引き込み動作は、ビット照合回路３を構成する位相
同期部３１と、ビットエラー検出部３２と、制御部３３
とで行われ、位相同期部３１では、信号Ａを遅延させて
出力し、信７号Ｃを遅延させない状態で出力する。そし
て、これらの出力信号をビットエラー検出部３２で比較
し、一致しない時はエラーパルスＤを発生して制御部３
３に送る。

この位相同期部３１及びビットエラー検出部３２の具体
的な回路構成が第６図（ａ）に示されており、信号Ａ及
びＣはそれぞれフリツプフロツプ（以下、ＦＦと略称す
る）３１１及び３１２を介して取り込まれ、信号Ｃはエ
ラスティックメモリ（ＥＲ５Ｔ　ＭＥＭ）　３１３に一
旦書き込まれ、信号Ａの伝送路クロックにより読み出さ
れる。信号Ａは固定遅延回路３１４によって遅延されて
可変遅延回路３１５に送られる。

ここで、信号Ａに対する信号Ｃの遅延量の内訳は、回路
内のゲートの遅延やＦＦ等による絶対不変の「固定遅延
」と、被監視回路１、基準回路２及びエラスティックメ
モリ３１３等による浮遊的な「可変遅延」とから成って
いる。

従って、位相同期部３１では、この遅延量に相当する固
定遅延及び可変遅延を信号Ａに付加しており、可変遅延
回路３１５では、第６図（ｂ）に示すように、ｎ段のシ
フトレジスタとこれらｎ段全ての出力に対するセレクタ
から成り、セレクト信号により遅延量の選択を行う。尚
、このセレクト信号は後述するように制御部３３から与
えられるものである。

可変遅延回路３１５及びエラスティックメモリ３１３か
ら出力される遅延された信号Ａ及び遅延されない（ＦＦ
やメモリの遅延は除く）信号Ｃはビットエラー検出部３
２に送られる。このピントエラー検出部３２は第６図（
ａ）に示すように、排他的オアゲート（ＥＸＯＲ）　３
２１と、ＦＦ３２２と、アンドゲート３２３とで構成さ
れており、排他的オアゲート３２１には信号Ａを固定遅
延回路３１４及び可変遅延回路３１５で遅延させた信号
■と信号Ｃを一旦蓄積したメモリ３１３からの信号■と
が人力されて比較され、その不一致信号■としてＦＦ３
２２に入力され、伝送路クロック■によってたたかれ且
つアンドゲート３２３を経て信号■となる。このビット
エラー検出部３２のパルス波形が第７図（ａ）〜（Ｃ）
に示されている。

第８図は制御部３３に格納されたプログラムのフローチ
ャートを示しており、このフローチャートに沿って従来
のディジタル伝送端局装置におけるビット照合回路の動
作を説明すると、まず制御部３３は位相同期引き込みを
行う（第８図のステップＳＬ）。

この位相同期引き込みルーチンが第９図に示されており
、このルーチンが開始されると、まず“ｎ＝ｏｎとしく
第９図のステップ５ｌｌ）、第６図の可変遅延回路３１
５のセレクタＳＬに対するセレクト信号は０ビット遅延
、即ち遅延させない位相同期データを出力させる。

次にビットエラーパルスＤ、即ち第６図及び第７図の信
号■のエラーピントのカウントを開始しく同ステップ５
１２）、一定のカウント時間、即ち位相同期引き込み時
間中カウントを継続する（同ステップ５１３）。そして
、この引き込み時間が経過した後、カウントを終了しく
同ステップ５１４）、ビットエラーが無いかどうかチエ
ツクする（同ステップ５１５）。エラーがあればｎ＝ｎ
＋１として（同ステップ５１６）、セレクタＳＬにセレ
クト信号を与えて１個のＦＦによる１ビット遅延出力を
セレクトし位相同期データとして出力する。そして上記
のステップ３２〜Ｓ５を繰り返し実行する。これは、ビ
ットエラーパルスＤが無くなるまで繰り返され、零とな
った時点で位相同期引き込みを完了する（同ステップ５
１７）。

この位相同期引き込みの様子は第７図の波形に示されて
おり、第７図（ａ）は信号Ａと信号Ｃの位相差（変動分
）が２ビットの場合、第７図（ｂ）は位相差を１ビット
に補正した場合、第７図（ｃ）は完全に引き込みを完了
した場合をそれぞれ示している。

このようにして位相同期引き込みルーチンが終了するが
、通常は第７図（ｃ）のように引き込みが完了すること
は稀であり、上記の引き込み時間内のビットレート（Ｂ
ＥＲ）で引き込みができたか否かを判別する。そのため
、ビットエラーレートを測定しく第８図のステップＳ２
）、そのピットエラーレートが引き込みできたと判断で
きるか否かチエツクしく同ステップＳ３）、測定したピ
ットエラーレートがビットエラーレート閾値ＢＥＲ２を
越えている時は、引き込み不能であり装置障害であると
して現用系を予備系に切り替えるための信号を発生する
（同ステップ３７）。

測定したピットエラーレートが閾値ＢＥＲ，以下の時は
、引き込みができたと判断して、今度は上記の引き込み
時間より長い時間を設定してやはりピットエラーレート
を測定する（同ステップＳ４）。この場合にも、別のピ
ントエラーレート閾値ＢＥＲ，を越えていれば、切り替
え信号を発生しく同ステップＳ７）、閾値ＢＥＲ，以下
であれば、装置障害は無いと判断して次のシステム又は
チャネルのビット照合を行う（同ステップＳ６）。

ここで、ＢＥＲイ＜ＢＥＲＰであり、また引き込み判定
時間くエラー測定時間である。これは、引き込み判定時
間を長くすると引き込み判定が遅れてしまうため、−旦
短い引き込み時間で判定しておき、その後により長い時
間でエラー測定を行って確実な装置障害を検出するため
である。

〔発明が解決しようとした問題点〕

上記のようなディジタル伝送端局装置においては、伝送
信号Ａが、Ａｌ５（＾１ａｒ＋ｍ　Ｉｎｄｉｃａｔｉｏ
ｎＳｉｇｎａｌ）信号（例えば、伝送路■に接続された
装置が未使用状態にあることを示す全部“１”の信号）
の場合、誤って装置障害と判断してしまうという問題点
があった。

即ち、伝送路Ｉからの信号がＡｒＳ信号であるとき、第
１０図に示すように伝送路Ｉに異常があってビットエラ
ーが生じたとしたと、引き込み動作で位相を合わせよう
とした場合、信号ＡとＣは同じ“１”であり、然も引き
込み判定時間は比較的短いので、ビットエラーパルスＤ
は余り発生せず従ってビットエラーレートは闇値ＢＥＲ
，以下となり位相が同期しているものと判定されるが、
エラー測定（第８図のステップＳ４）においては引き込
み判定時間より長い間エラーパルスＤをカウントするの
で、この間にエラーパルスＤが検出され、そのビットエ
ラーレートが閾値ＢＥＲイを越えていればビットエラー
有りと判断してしまい、伝送路障害であるにもかかわら
ず装置障害と見做して回路を切り替えてしまうことにな
る。これは、信号Ａが全“Ｏ゛の信号の場合も同様であ
る。

従って、本発明は、伝送路間に挿入された被監視回路と
、この被監視回路で変換された出力データを逆変換する
基準回路と、被監視回路へのデータと基準回路の出力デ
ータとをビット照合するビット照合回路とを備えたディ
ジタル伝送端局装置において、ＡｌＳ信号受信時におけ
る伝送路障害と装置障害とを判別してビット照合を行う
ことができるようにすることを目的とした。

〔問題点を解決するための手段〕

上記の目的を達成するための本発明に係るディジタル伝
送端局装置の構成は上述した第５図の構成をそのまま用
いることができ、特に本発明では、制御部３３が、位相
同期部３１の２つの出力からビットエラー検出部３２に
より検出されたビットエラーパルスに基づいて位相同期
部３１への入力信号Ａ及びＣの位相同期引き込み制御を
完了した後、更に少なくとも位相同期部３１の入力信号
を相対的に１ビットずらしても位相同期引き込みを完了
した場合には、このディジタル伝送端局装置の入力信号
はＡｒＳ信号であると判定してビットエラー測定を行わ
ないようにしたことを特徴としている。

〔作　　用］ 第１図は第５図に示す本発明に係るディジタル伝送端局
装置におけるビット照合回路の制御部３３の制御アルゴ
リズムを概念的に示したフローチャートで、この制御ア
ルゴリズムを第２図（ＡｌＳ信号受信時の波形図）及び
第３図（通常のデータ受信時の波形図）を用いて以下に
説明する。

まず、ＡｒＳ信号受信時において、伝送路障害が無く受
信信号にビットエラーが無い時には第２図（ａ）に示す
ような波形になる。

ＡｌＳ信号受信時において、伝送路障害があって突発的
なビットエラーが第２図（ｂ）に示すように発生しても
、位相同期引き込み制御における引き込み判定時間は短
いためピットエラーレートは闇値以下となり引き込み制
御は完了する（第１図のステップＴｌ）。

これは、結果として第２図（ａ）の場合と同じであるが
、このままビットエラー測定に移行すると、検出期間が
長いため突発的なビットエラーであってもそのビットエ
ラーレートが闇値を越えてしまい装置障害と判定される
虞がある。そのため、本発明では、制御部３３から位相
同期部３１への制御信号により、少なくとも１ビットず
らして再度位相同期引き込みを行う（同ステップＴ２及
び第２図（Ｃ）の波形図）。

そして、このように少なくとも１ビットずらしても第２
図（ｃ）に示すように引き込み動作が完了した時には、
このディジタル伝送端局装置の入力信号はＡＩＳ信号で
あると判定してビットエラー測定は行わなわず（第１図
のステップＴ３）、ビット照合動作を終了する。

〔実　施　例〕

以下、本願発明に係るディジタル伝送端局装置の実施例
を説明する。

本発明のディジタル伝送端局装置も第５図に示した構成
を用いることができる。従って、装置の構成自体の説明
は省略する。

第３図は本発明のディジタル伝送端局装置に用いるビッ
ト照合回路３の制御部３３に格納されて実行されるプロ
グラムの一実施例を示したフローチャートで、以下、本
発明によるディジタル伝送端局装置の実施例を第３図及
び第５図に沿って説明する。尚、第２図のフローチャー
トにおいて第８図のフローチャートと同じステップには
同じ符号を付してその説明を省略する。

まず、入力データ信号ＡとＣの位相同期引き込み及びビ
ットエラーレートの測定を行い（第３図のステップＳ１
、Ｓ２）、更に引き込みができたか否かの判定を行い（
同ステップＳ３）、第４図（ａ）に示すように引き込み
ができなかったと判定された時には予備系と切り替える
ための信号を発生する（同ステップＳ７）。

第４図（ｂ）に示すように位相同期引き込み時のピット
エラーレートが闇値以下であり、位相同期引き込みが完
了したと判定された時には、第３図に点線で囲んだ本発
明に用いる制御部３３によるステップを実行し、この実
施例では１ビットだけ位相同期部３１の入力信号Ａをず
らして位相同期引き込みを行う（同ステップＴｌ１）、
このビットずらしの方向は遅延させる方向でも早める方
向でもいずれでもよい。

１ビットずらした後、引き込み時のピントエラーレート
を判定する（同ステップＴ１２）。この結果、第２図に
示したようにピットエラーレートが閾値Ｂ　Ｅ　Ｒｐよ
りも小さく引き込みができた（引き込みエラー無し）と
判定した時には、入力信号ＡはＡＩＳ信号と見做して以
下のビットエラー測定は行わずこのビット照合動作を終
了し、次のシステム又はチャネルのビット照合動作に移
る。

一方、引き込み判定の結果、第４Ｃ（Ｉ（ｃ）に示すよ
うにピットエラーレートが閾値ＢＥＲ，を越えている時
には入力信号Ａは通常のデータであると判定して第４図
（ｄ）に示すように１ビット分データ信号Ａを元に戻す
制御信号を制御部３３から位相同期部３１の可変遅延回
路３１５へのセレクト信号として与える（同ステップＴ
１３）。

この後は、第８図と同じステップを実行するが、上記の
ように１ビット戻した結果第４図（ｄ）に示すようにビ
ットエラー無しくピットエラーレートが閾値ＢＥＲ，以
下）であればステップ８４〜Ｓ６により装置障害無しと
判定するが、戻しても依然ビットエラーがあると判定さ
れた時には装置障害が有ると判定して予備系に切り替え
る信号を発生する（同ステップＳ７）。

尚、上記の実施例では１ビットずらして再度位相同期の
可否を判定したが、ずらした結果位相が合ってしまわな
い限り複数ビット分ずらしても同様であることは言うま
でもない。

〔発明の効果〕

以上のように、本発明のディジタル伝送端局装置によれ
ば、位相同期引き込み後、ビットエラー測定の前に入力
信号の相対的なビットずらしを行って再度位相同期引き
込みの判定を行い、引き込みができたと判定された時に
は入力信号がＡＩＳ信号であると見做してビットエラー
検出を行わないように構成したので、ＡＩＳ信号状態で
の伝送路の障害によるビットエラーを装置障害によるビ
ットエラーと判定して予備系に切り替えるという誤動作
を防止することができ、伝送信号の瞬断を回避すること
ができる。

【図面の簡単な説明】

第１図は本発明に係るディジタル伝送端局装置のビット
照合アルゴリズムを概念的に示したフローチャート図、 第２図は本発明に係るディジタル伝送端局装置のＡＩＳ
信号時のビット照合アルゴリズムを説明するための波形
図、 第３図は本発明に係るディジタル伝送端局装置のビット
照合回路内の制御部で実行される一実施例としてのプロ
グラムのフローチャート図、第４図は入力信号が通常の
データである時の本発明に用いるビット照合回路の動作
を説明するための波形図、 第５図は本発明及び従来例に適用されるディジタル伝送
端局装置のハードウェア構成図、第６図は本発明及び従
来例に適用されるディジタル伝送端局装置のビット照合
回路中の位相同期部及びビットエラー検出部のハードウ
ェア構成図、第７図は第６図の回路動作を説明するため
の波形図、 第８図は従来のディジタル伝送端局装置のビット照合回
路内の制御部で実行されるプログラムのフローチャート
図、 第９図は本発明及び従来例に用いられる位相同期引き込
みルーチンを示すフローチャート図、第１０図はＡＴＳ
入力信号時の伝送路障害によるビットエラーを説明する
ための波形図、である。 図において、 １・・・被監視回路、 ２・・・基準回路、 ３・・・ピント照合回路、 ３１・・・位相同期部、 ３２・・・ビットエラー検出部、 ３３・・・制御部。 図中、同一符号は同−又は相当部分を示す。 第　１　図 杢発明による△Ｉｓ吟のビット明合波形図第２図 不発明の制イ卸部動イ午フロー 第３図 データ人力時の本発明のじ゛ット隷８初イ隼第４図 不発明及び従来例のテ才シタルイ云送端局装置第５図 １じ１．ｈ、　、　（’）　２ｃ゛＞國酊ル°＝０９−
一一一 。３、ｙ、：　　（ｂ）　Ｒ”ｙト位相す１　（１１＝
Ｉ）■　　　“ ■ ■ ■ （Ｃ）位相同期引き込す完了（ｎ＝２）位イ目同期引さ
込ｔｌカイ乍 従来の制御ｇ１３動イ乍フロー イ立相同期引き込みフロー 第９図 引き込み時間 ＡＩＳ時の位相同期引き込みとエラー測定第１０図

Claims (2)

【特許請求の範囲】
1. （１）伝送路間に挿入された被監視回路（１）と、該被
   監視回路（１）で変換された出力データを逆変換する基
   準回路（２）と、該被監視回路（１）へのデータと該基
   準回路（２）の出力データとをビット照合するビット照
   合回路（３）とを備え、該ビット照合回路（３）が、位
   相同期引き込みを行う位相同期部（３１）と、該位相同
   期部（３１）の両出力からビットエラーパルスを検出す
   るビットエラー検出部（３２）と、該ビットエラーパル
   スにより該位相同期部（３１）の引き込み制御を行うと
   ともに一定時間中ビットエラー測定を行い、ビットエラ
   ーがあった時には予備系への切り替え出力を発生する制
   御部（３３）とを含んだディジタル伝送端局装置におい
   て、該制御部（３３）が、該位相同期引き込み完了後、
   該位相同期部（３１）への両入力信号を少なくとも１ビ
   ット相対的にずらしても再度位相同期引き込みを完了し
   た時、ＡＩＳ信号状態にあると判定して該ビットエラー
   測定を行わないことを特徴としたディジタル伝送端局装
   置。
2. （２）前記制御部（３３）が、前記ビットずらしを行っ
   た場合に位相同期引き込みができなかった時、該ビット
   数分元に戻して前記ビットエラー測定を行うことを特徴
   とした特許請求の範囲第１項に記載のディジタル伝送端
   局装置。