JPH09266469A

JPH09266469A - 自動位相合わせ装置

Info

Publication number: JPH09266469A
Application number: JP8073491A
Authority: JP
Inventors: Toshiaki Kikuchi; 俊昭菊池; Kazuhiro Otaki; 和宏大滝; Haruhiko Tanimoto; 晴彦谷本
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1996-03-28
Filing date: 1996-03-28
Publication date: 1997-10-07

Abstract

(57)【要約】【課題】１／２フレーム以上の位相差がある場合には
位相合わせができないこと。【解決手段】２つの情報１０１，１０２が１フレーム
ごとに夫々のフレーム位相で遅延挿入回路１０３，１０
４に書き込まれる。遅延設定回路１はいずれか一方のフ
レーム位相６又は７を選択し、そのフレーム位相で１フ
レーム分の２つの情報を読み出す。読み出された２つの
情報は比較回路４で比較され、不一致の場合、遅延設定
回路１は他方のフレーム位相に切り替えて次のフレーム
の２つの情報を読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は自動位相合わせ装置
に関し、とくに異なる伝送路を経由したフレーム位相の
異なる同一情報の位相合わせを行う自動位相合わせ装置
に関する。

【０００２】

【従来の技術】図７に従来の自動位相合わせ装置の一構
成図を示す。従来の自動位相合わせ装置は、異なる伝送
路を経由したフレーム位相の異なる同一情報１０１，１
０２に一定の遅延を与えて出力する遅延挿入回路１０
３，１０４と、夫々の情報１０１，１０２のフレーム位
相を検出する位相検出回路１０５，１０６と、遅延挿入
回路１０３，１０４に対し一定の遅延量１１０を加える
遅延設定回路１０７とからなる。

【０００３】この構成において、まず、２つの情報１０
１，１０２のフレーム位相が位相検出回路１０５，１０
６で検出され、夫々のフレーム位相１１１，１１２で遅
延挿入回路１０３，１０４内のメモリに書き込まれる。

【０００４】一方、遅延設定回路１０７は位相検出回路
１０５，１０６より入力される２つのフレーム位相１１
１，１１２のうち遅れた方のフレーム位相１１２を選択
し、その位相１１２に一定の遅延量１１０を加えた位相
で遅延挿入回路１０３，１０４より２つの情報を読み出
す。これにより読み出された２つの情報１０８，１０９
のフレーム位相は一致する。

【０００５】この動作をタイミングチャートにより説明
する。図８は従来の自動位相合わせ装置の動作（位相差
１／４フレームの場合）を示すタイミングチャートであ
る。

【０００６】同図にて１０１，１０２は２つの入力情報
を、１０８，１０９は２つの出力情報を、１０２´は遅
延挿入回路１０３，１０４に入力されるフレームパルス
（入力情報１０２のフレームパルスに遅延量１１０を加
えたフレームパルス）を夫々示す。

【０００７】いま、情報１０１の方が情報１０２よりも
１／４フレーム位相が進んでいるとする。この場合、遅
延設定回路１０７は遅れている方の位相、すなわち入力
情報１０２のフレーム位相１１２を選択し、この位相１
１２に遅延量１１０を加えた位相１０２´で遅延挿入回
路１０３，１０４より２つの情報を読み出す。

【０００８】これにより、情報１０８のフレーム１と情
報１０９のフレーム１とが同位相で出力され、これに続
くフレーム２以降も同一内容の情報が同位相で出力され
る。

【０００９】なお、情報１０２のフレーム位相１１２に
一定の遅延量１１０を加えて遅延挿入回路１０３，１０
４より情報１０８，１０９を読み出すのは、伝送される
情報が伝送路等で発生する位相変動の影響を受けるのを
防止するためである。

【００１０】なお、これと同様の技術が特開平２−３０
５０８６号公報に開示されている。

【００１１】

【発明が解決しようとする課題】しかし、この従来の自
動位相合わせ装置では次のような不都合が生じる。図９
は従来の自動位相合わせ装置の動作（位相差３／４フレ
ームの場合）を示すタイミングチャートである。

【００１２】同図に示すように、情報１０１の方が情報
１０２よりも３／４フレーム位相が進んだ場合は、遅延
設定回路１０７は情報１０１のフレーム位相１１１の方
が情報１０２のフレーム位相１１２より１／４フレーム
遅れていると判断してしまうのである。したがって、情
報１０１のフレーム位相１１１に遅延量１１０を加えた
位相１０１´で情報１０８，１０９の読み出しが行われ
るため、位相合わせができなくなる。

【００１３】これは、位相の判定をフレーム位相のみで
実行しているためであり、このため１／２フレーム以上
の位相差がある場合には位相合わせができないという欠
点があった。

【００１４】同図に示すように、この場合の出力情報は
情報１０８のフレーム１に対し情報１０９のフレームＬ
が同位相で出力され、これに続く情報１０８のフレーム
２に対し情報１０９のフレーム１が同位相で出力され、
以降も双方の情報の内容は一致しなくなる。

【００１５】そこで本発明の目的は、１／２以上の位相
差がある場合も位相合わせが可能な自動位相合わせ装置
を提供することにある。

【００１６】

【課題を解決するための手段】前記課題を解決するため
に本発明は、異なる伝送路を経由したフレーム位相の異
なる同一情報の位相合わせを行う自動位相合わせ装置で
あって、前記異なる伝送路を経由した同一情報が夫々の
フレーム位相で記憶される記憶手段と、いずれか一方の
フレーム位相で両方の同一情報を前記記憶手段より読み
出す読み出し手段と、この読み出し手段で読み出された
前記２つの同一情報を比較する比較手段とを有し、前記
読み出し手段は前記比較手段での比較結果が不一致の場
合、他方のフレーム位相で両方の同一情報を再度読み出
すことを特徴とする。

【００１７】

【発明の実施の形態】本発明によれば、いずれか一方の
フレーム位相で２つの同一情報が記憶手段より読み出さ
れ、その読み出された情報同士が比較手段で比較され
る。比較結果が一致の場合はそのままの位相で２つの同
一情報が記憶手段より読み出され外部へ出力される。一
方、比較結果が不一致の場合は他方のフレーム位相で２
つの同一情報が記憶手段より再度読み出され外部へ出力
される。

【００１８】以下、本発明の実施の形態について添付図
面を参照しながら説明する。図１は本発明に係る自動位
相合わせ装置の一構成図である。なお、従来例と同様の
構成部分については同一番号を付し、その説明を省略す
る。

【００１９】自動位相合わせ装置は、異なる伝送路を経
由したフレーム位相の異なる同一情報１０１，１０２に
一定の遅延を加えて出力する遅延挿入回路１０３，１０
４と、夫々の情報１０１，１０２のフレーム位相を検出
する位相検出回路１０５，１０６と、遅延挿入回路１０
３，１０４に対し一定の遅延量５を出力する遅延設定回
路１と、遅延挿入回路１０３，１０４より読み出された
情報２，３を比較し、その結果を遅延設定回路１へ出力
する比較回路４とからなる。

【００２０】なお、位相検出回路１０５，１０６より出
力されるフレーム位相をフレーム位相６，７とし、比較
回路４より遅延設定回路１へ出力される比較結果情報を
比較結果情報８とする。

【００２１】この構成において、まず、２つの情報１０
１，１０２のフレーム位相６，７が位相検出回路１０
５，１０６で検出され、夫々のフレーム位相６，７で遅
延挿入回路１０３，１０４内のメモリに書き込まれる。

【００２２】一方、遅延設定回路１は位相検出回路１０
５，１０６より入力されたフレーム位相６，７のいずれ
か一方を選択し、そのフレーム位相に遅延量５を加えた
位相で遅延挿入回路１０３，１０４より２つの情報を読
み出す。

【００２３】そして、読み出された２つの情報は比較回
路４で比較され、比較結果が一致の場合はそのフレーム
位相で以後も継続して遅延挿入回路１０３，１０４より
２つの情報が読み出されそのまま外部へ出力される。

【００２４】一方、比較結果が不一致の場合は遅延設定
回路１は他方、すなわち先に選択されなかった方のフレ
ーム位相を選択し、そのフレーム位相に遅延量５を加え
た位相で遅延挿入回路１０３，１０４より２つの情報を
再度読み出す。そして、そのフレーム位相で以後も継続
して遅延挿入回路１０３，１０４より２つの情報が読み
出されそのまま外部へ出力される。

【００２５】後述するが、これにより情報２，３のフレ
ーム位相は一致する。

【００２６】図２は遅延設定回路の回路図である。遅延
設定回路１は、フレーム位相６，７のいずれか一方を選
択する選択回路１１と、この選択回路１１より出力され
るフレーム位相に一定の遅延を加える遅延加算回路１２
と、比較回路４より出力される比較結果情報８が入力さ
れるＤフリップフロップ（Ｄ・Ｆ／Ｆ）１３と、比較結
果情報８とＤ・Ｆ／Ｆ１３の出力Ｑバーが入力されるナ
ンド回路１４と、このナンド回路１４の出力が入力さ
れ、その出力を選択回路１１へ出力するＤフリップフロ
ップ１５とからなる。

【００２７】遅延加算回路１２は、選択回路１１により
選択されたフレーム位相に任意の遅延（フレーム位相が
伝送路のジッタ、ワンダ（揺らぎ）で変動しても誤りな
く読み出せる程度の遅延。伝送路の状態で決定可能な遅
延である。）を加えるためのものである。

【００２８】比較回路４より出力される比較結果情報８
が一致（低レベル）から不一致（高レベル）になると、
Ｄフリップフロップ１３に入力されるクロック１６の立
上がりタイミングでＤフリップフロップ１３の出力Ｑバ
ーは高レベルから低レベルに変化する。したがって、ナ
ンド回路１４の出力は低レベルから高レベルに変化す
る。

【００２９】そして、このナンド回路１４の出力が低レ
ベルから高レベルに変化するタイミングでＤフリップフ
ロップ１５の出力Ｑは低レベルから高レベルに変化し、
このＤフリップフロップ１５より高レベル信号が選択回
路１１へ入力されることにより選択回路１１は他方のフ
レーム位相を選択する。また、選択状態の初期設定はＤ
フリップフロップ１３，１５にセットまたはリセット信
号を加えることにより設定可能となる。なお、Ｄフリッ
プフロップ１３，１５をＪＫフリップフロップで構成す
ることも可能である。

【００３０】図３は比較回路の一実施例の回路図であ
る。この比較回路４Ａは遅延挿入回路１０３，１０４よ
り読み出された情報２，３をその情報２，３を構成する
ビットごとに比較するエクスクルーシブ・オア回路２１
と、このエクスクルーシブ・オア回路２１からの出力が
セット端子Ｓに入力されるＤフリップフロップ２２と、
このＤフリップフロップ２２の出力が入力されるＤフリ
ップフロップ２３と、このＤフリップフロップ２３の出
力が入力されるＤフリップフロップ２４と、…、（ｎ−
１）番目（ｎは正の整数）のＤフリップフロップ（ｎ−
１）の出力が入力されるＤフリップフロップ（ｎ）と、
これらのＤフリップフロップ（２３〜ｎ）の出力が並列
に入力されるアンド回路２９とからなる。

【００３１】この構成によれば、まず高レベルのフレー
ムパルス（遅延設定回路１より出力されるフレーム位相
のパルス）によりＤフリップフロップ２２，１〜ｎの出
力Ｑが低レベルとなる。

【００３２】次に、情報２，３内のいずれかのビット同
士が不一致となるとエクスクルーシブ・オア回路２１の
出力が高レベルとなり、これによりＤフリップフロップ
２２がセットされる。そして、次のフレームパルスでこ
のＤフリップフロップ２２がセットされることによりＤ
フリップフロップ２３の出力Ｑが高レベルとなる。そし
て、この高レベル信号はアンド回路２９に入力される。

【００３３】また、次の情報２，３内のいずれかのビッ
ト同士が再び不一致となるとエクスクルーシブ・オア回
路２１の出力は再び高レベルとなり、Ｄフリップフロッ
プ２４の出力Ｑも高レベルとなる。そして、この高レベ
ル信号はアンド回路２９に入力される。

【００３４】このようにして、エクスクルーシブ・オア
回路２１にてこの情報２，３の不一致がｎ回連続して検
出されるとＤフリップフロップ（２３〜ｎ）のすべての
出力が高レベルとなりアンド回路２９の出力８はこのと
き初めて高レベルとなる。

【００３５】このように情報２，３の不一致がｎ回連続
した場合に初めて不一致信号が出力されるようにしたの
は、瞬間的に発生する伝送路切り替え等で発生する誤り
等でシステムが不安定（メモリ読み出し位相が何度も切
り替わる）となるのを防止するためである。

【００３６】図４は比較回路の他の実施例の回路図であ
る。この比較回路４Ｂは１フレームを構成する複数ビッ
トの各々について比較する際、所定回数以内の不一致で
あれば不一致とみなさなくするための回路である。

【００３７】この比較回路４Ｂはエクスクルーシブ・オ
ア回路３１と、ｍ（ｍは正の整数）進カウンタ３２と、
Ｄフリップフロップ３３とからなる。

【００３８】この構成によれば、情報２，３を構成する
複数ビットの双方が不一致となるとエクスクルーシブ・
オア回路３１の出力が高レベルとなるが、この高レベル
となる回数がｍ進カウンタ３２で計数される。そして、
エクスクルーシブ・オア回路３１で所定回数ビット同士
を比較した結果、不一致が１フレームにつきｍ回発生し
た場合にｍ進カウンタ３２の出力が高レベルとなり、こ
の高レベル信号によりＤフリップフロップ３３がセット
され、出力Ｑが高レベルとなる。

【００３９】このように、不一致ｍ回未満を不一致とみ
なさないようにしたのは、システムによっては一定の誤
り発生を許容している場合があるからである。

【００４０】なお、このＤフリップフロップ３３が比較
回路４ＡのＤフリップフロップ２２に相当する。したが
って比較回路４Ｂを比較回路４Ａと組み合わせることが
可能である。

【００４１】次に、自動位相合わせ装置の動作をタイミ
ングチャートにより説明する。図５，６は本発明の自動
位相合わせ装置の動作を示すタイミングチャートであ
る。図５は位相差１／４フレームの場合、図６は位相差
３／４の場合を示す。

【００４２】図５において、１０１，１０２は２つの入
力情報を、２，３は２つの出力情報を、１０１´，１０
２´は遅延挿入回路１０３，１０４に入力されるフレー
ムパルス（入力情報１０１または１０２のフレームパル
スに遅延量５を加えたフレームパルス）を夫々示す。

【００４３】また、入力情報１０１，１０２は同一情報
であり、夫々１〜Ｌ（Ｌは正の整数）個のフレームで一
群の情報をなす。

【００４４】まず、図５を参照して、情報１０１の方が
情報１０２よりも１／４フレーム位相が進んでいる場合
について説明する。また、遅延設定回路１はまず入力情
報１０１のフレーム位相を選択するとする。

【００４５】選択された入力情報１０１のフレーム位相
は前述した遅延加算回路１２で所定の遅延５が加えら
れ、その遅延後のフレームパルス１０１´で遅延挿入回
路１０３，１０４より情報２，３が読み出される。

【００４６】いま、情報１０１の方が情報１０２よりも
１／４だけフレーム位相が進んでいるため、出力情報２
として「１」、出力情報３として「Ｌ」が読み出され
る。これらの情報は比較回路４で比較され不一致とな
る。しかし、比較回路４はまだ不一致信号を出力しな
い。

【００４７】比較回路４より不一致信号が入力されない
ので、次のフレームパルス１０１´で遅延挿入回路１０
３，１０４より次の情報２，３が読み出される。次の情
報は情報２が「２」、情報３が「１」である。これらの
情報は比較回路４で比較され不一致となる。しかし、比
較回路４はまだ不一致信号を出力しない。

【００４８】次に、比較回路４より不一致信号がなおも
入力されないので、次のフレームパルス１０１´で遅延
挿入回路１０３，１０４より次の情報２，３が読み出さ
れる。次の情報は情報２が「３」、情報３が「２」であ
る。これらの情報は比較回路４で比較され不一致とな
る。

【００４９】比較回路４はこれが３度目の不一致である
ことを認識し、不一致信号８を遅延設定回路１へ出力す
る。これを受けた遅延設定回路１は読み出しフレーム位
相を位相１０１から位相１０２へ切り替え、この位相１
０２に遅延量５を加えたフレームパルス１０２´で情報
２，３を読み出す。これにより読み出される情報は、情
報２が「３」、情報３も「３」となり双方の位相が一致
する。以後のフレームについてもフレームパルス１０２
´にて情報２，３を読み出すことにより位相が一致する
のは明らかである。

【００５０】次に、図６を参照して、情報１０１の方が
情報１０２よりも３／４フレーム位相が進んでいる場合
について説明する。

【００５１】選択された入力情報１０１のフレーム位相
は前述した遅延加算回路１２で所定の遅延５が加えら
れ、その遅延後のフレームパルス１０１´で遅延挿入回
路１０３，１０４より情報２，３が読み出される。

【００５２】いま、情報１０１の方が情報１０２よりも
３／４だけフレーム位相が進んでいるため、出力情報２
として「１」、出力情報３として「Ｌ」が読み出され
る。これらの情報は比較回路４で比較され不一致とな
る。しかし、比較回路４はまだ不一致信号を出力しな
い。

【００５３】比較回路４より不一致信号が入力されない
ので、次のフレームパルス１０１´，１０２´で遅延挿
入回路１０３，１０４より次の情報２，３が読み出され
る。次の情報は情報２が「２」、情報３が「１」であ
る。これらの情報は比較回路４で比較され不一致とな
る。しかし、比較回路４はまだ不一致信号を出力しな
い。

【００５４】次に、比較回路４より不一致信号がなおも
入力されないので、次のフレームパルス１０１´で遅延
挿入回路１０３，１０４より次の情報２，３が読み出さ
れる。次の情報は情報２が「３」、情報３が「２」であ
る。これらの情報は比較回路４で比較され不一致とな
る。

【００５５】比較回路４はこれが３度目の不一致である
ことを認識し、不一致信号８を遅延設定回路１へ出力す
る。これを受けた遅延設定回路１は読み出しフレーム位
相を位相１０１から位相１０２へ切り替え、この位相１
０２に遅延量５を加えたフレームパルス１０２´で情報
２，３を読み出す。これにより読み出される情報は、情
報２が「３」、情報３も「３」となり双方の位相が一致
する。以後のフレームについてもフレームパルス１０２
´にて情報２，３を読み出すことにより位相が一致する
のは明らかである。

【００５６】このように入力情報１０１，１０２のフレ
ーム位相差が１／２以上であっても双方の位相合わせを
行うことが可能となる。

【００５７】なお、遅延挿入回路１０３，１０４内のメ
モリを１フレーム分のメモリとした場合は位相差１フレ
ームまでの位相合わせが可能であり、またメモリの容量
が２フレーム以上あれば位相差２フレーム以上の位相合
わせが可能となる。

【００５８】また、本発明は入力情報が３つ以上ある場
合であっても、上記の処理を繰り返すことにより位相合
わせが可能となる。

【００５９】

【発明の効果】本発明によれば、いずれか一方のフレー
ム位相で双方の情報を読み出し、その双方の情報を比較
し、比較結果が不一致の場合は他方のフレーム位相に切
り替えて双方の情報を再度読み出すよう構成したため、
１／２フレーム以上位相差があっても位相合わせを行う
ことが可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明に係る自動位相合わせ装置の一構成図で
ある。

【図２】同装置の遅延設定回路の回路図である。

【図３】同装置の比較回路の一実施例の回路図である。

【図４】同装置の比較回路の他の実施例の回路図であ
る。

【図５】同装置の動作（位相差１／４フレームの場合）
を示すタイミングチャートである。

【図６】同装置の動作（位相差３／４フレームの場合）
を示すタイミングチャートである。

【図７】従来の自動位相合わせ装置の一構成図を示す。

【図８】同装置の動作（位相差１／４フレームの場合）
を示すタイミングチャートである。

【図９】同装置の動作（位相差３／４フレームの場合）
を示すタイミングチャートである。

【符号の説明】

１遅延設定回路４比較回路１１選択回路２１，３１エクスクルーシブ・オア回路２９アンド回路３２ｍ進カウンタ１０３，１０４延挿入回路１０５，１０６位相検出回路

Claims

【特許請求の範囲】

【請求項１】異なる伝送路を経由したフレーム位相の
異なる同一情報の位相合わせを行う自動位相合わせ装置
であって、前記異なる伝送路を経由した同一情報が夫々のフレーム
位相で記憶される記憶手段と、いずれか一方のフレーム
位相で両方の同一情報を前記記憶手段より読み出す読み
出し手段と、この読み出し手段で読み出された前記２つ
の同一情報を比較する比較手段とを有し、前記読み出し
手段は前記比較手段での比較結果が不一致の場合、他方
のフレーム位相で両方の同一情報を再度読み出すことを
特徴とする自動位相合わせ装置。
【請求項２】前記比較手段はフレームごとの比較が連
続して所定回数不一致となった場合に不一致情報を出力
する手段であることを特徴とする請求項１記載の自動位
相合わせ装置。
【請求項３】前記比較手段はフレームを構成する各ビ
ットごとに比較を行い、各ビットごとの比較が１フレー
ムにおいて所定回数不一致となった場合に不一致情報を
出力する手段であることを特徴とする請求項１または２
記載の自動位相合わせ装置。