JPH10164039A - インタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロック信号に同期してデータの送受信を行
うインタフェース回路に関し、遅延時間の変動を吸収し
てデータ転送の信頼性を向上する。 【解決手段】 マスタークロック信号を基にｎ相のクロ
ック信号及び固定位相のデータ読出用出力クロック信号
を発生するクロック発生部１と、入力データの位相をパ
リティチェックやフレームパルス検出によって監視する
入力データ位相監視部２と、ｎ相のクロック信号を選択
して取り込みクロック信号とするクロック切替部３と、
入力データ位相監視部２の監視結果を保護段数に従って
出力する保護回路４と、この保護回路４からの前記監視
結果を基にクロック切替部３を制御するクロック切替制
御部５と、クロック切替部３により切替出力された取り
込みクロック信号により入力データを取り込む入力デー
タ取り込み部６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期してデータを送受信するインタフェース回路に関す
る。各種のデータ処理装置に於いては、半導体集積回路
チップ間、複数の半導体集積回路や他の電子回路部品を
搭載したユニット間或いは各種装置間に於いてデータを
転送する場合、マスタークロック信号を基にデータの転
送速度と同一の速度のクロック信号を形成し、このクロ
ック信号を基にデータの送受信を行う構成が採用されて
いる。このデータの転送速度が高速化される従って、各
部の遅延時間のばらつきを無視できなくなっており、デ
ータ転送の信頼性を維持することが要望されている。

【０００２】

【従来の技術】図１１はデータ処理装置の要部説明図で
あり、データ伝送装置やデータ交換装置等のデータ諸多
装置の要部を示し、３１，３１−１〜３１−ｎは処理回
路で、半導体集積回路チップ，複数の半導体集積回路や
各種の電子回路部品を搭載したユニット，複数のユニッ
トにより構成された各種の装置を代表して処理回路とし
ている。又３２はマスタークロック発生部、３３−１〜
３３−ｎはインタフェース回路である。

【０００３】マスタークロック発生部３２からの高速の
マスタークロック信号が各処理回路３１−１〜３１−ｎ
のインタフェース回路３３−１〜３３−ｎに供給され、
各インタフェース回路３３−１〜３３−ｎに於いては、
マスタークロック信号を分周等によりデータ転送速度の
クロック信号とし、このクロック信号を用いて入力デー
タの取り込みを行うか、又は点線矢印で示すデータ読出
用出力クロック信号を出力して、データの読出しを行う
ものである。

【０００４】図１２は従来例のインタフェース回路の要
部説明図であり、４１はクロック発生部、４２は入力デ
ータ取り込み部である。クロック発生部４１は、マスタ
ークロック信号を基にデータ転送速度のクロック信号を
発生するものであり、入力データ取り込み部４２に対し
て取り込みクロック信号を供給する。又他の処理回路に
対してデータ読出用出力クロック信号を転送して、デー
タの読出しを行う。又入力データ取り込み部４２は、ク
ロック発生部４１からの取り込みクロック信号を基に入
力データの取り込みを行うもので、このインタフェース
回路を含む処理回路内のクロック信号に同期したデータ
とすることができる。

【０００５】

【発明が解決しようとする課題】処理回路３１，３１−
１〜３１−ｎ（図１１参照）間でデータを転送する場合
に、各処理回路３１，３１−１〜３１−ｎの処理遅延時
間やデータ及びクロック信号の転送遅延時間が多少相違
しても、データ転送速度が低速の場合は殆ど問題となら
ないが、データの転送速度が例えば数１００ＭＨｚ或い
は数ＧＨｚ以上に高速化される場合、遅延時間のばらつ
きが問題となる。

【０００６】例えば、図１３に示すように、処理回路５
１が処理回路５２からデータを読出す場合、処理回路５
１に於いては、マスタークロック信号を基にデータ読出
用出力クロック信号及び入力データを取り込む為の取り
込みクロック信号を形成し、データ読出用出力クロック
信号を処理回路５２に転送し、処理回路５２からのデー
タを、入力データ取り込み部を構成するフリップフロッ
プ５７に入力し、取り込みクロック信号によって入力デ
ータを取り込み、処理回路５１内に於ける取り込みクロ
ック信号に同期したデータとして処理することになる。

【０００７】その場合に、ＬＳＩ内ディレイ５３として
示すクロック信号系に対する遅延、ＬＳＩ出力ディレイ
５４として示す処理回路５２内に於ける遅延、処理回路
５１，５２間のデータ読出用出力クロック信号の転送時
のパターンディレイ５５として示す遅延、処理回路５
１，５２間のデータ転送時のパターンディレイ５６とし
て示す遅延等がある。

【０００８】この場合の処理装置５１，５２内の遅延時
間は、処理装置５１，５２の種類や半導体集積回路の製
造ロット等に対応して相違することになる。例えば、図
１４の（Ａ）は、信号遅延時間の代表値Ｔｙｐを１とし
た時のオンチップスキューによる変動と、オフチップス
キューによる変動とを示し、最小値Ｍｉｎは０．５、最
大値Ｍａｘは１．５であった。一般的に、オンチップス
キューによる変動、即ち、半導体集積回路のチップ内の
遅延時間の変動は±１０％程度であり、又オフチップス
キューによる変動、即ち、半導体集積回路の製造過程や
種類等によるチップ間の遅延時間の変動は±５０％程度
となる。又図１４の（Ｂ）は、（Ａ）のオンチップスキ
ューによる変動とオフチップスキューによる変動とをグ
ラフ化したもので、遅延時間の変動幅の一例を示すもの
である。

【０００９】このような遅延時間の変動幅が、電源電圧
変動，温度変動，経年変化による特性変動等を含めたオ
ンチップスキューによる変動及びオフチップスキューに
よる変動により、取り込みクロック信号の１周期分を超
える場合がある。例えば、図１５に示すように、クロッ
ク信号の周期をＴとした時、クロック信号（データ読出
用出力クロック信号）に対して、遅延時間が最小値の組
合せの入力データ（Ｍｉｎ−Ｍｉｎ）の遅延時間がＭＩ
Ｎ、代表値の組合せの入力データ（Ｔｙｐ−Ｔｙｐ）の
遅延時間がＴＹＰ、最大値の組合せの入力データ（Ｍａ
ｘ−Ｍａｘ）の遅延時間がＭＡＸとして示す場合、ＭＡ
Ｘ−ＭＩＮ＝変動幅とすると、この変動幅がクロック信
号の１周期分を超える大きさとなる場合がある。その
時、入力データ（Ｔｙｐ−Ｔｙｐ）を取り込むことがで
きる位相の取り込みクロック信号を用いた場合に、入力
データ（Ｍｉｎ−Ｍｉｎ）を取り込むことができたとし
ても、入力データ（Ｍａｘ−Ｍａｘ）を取り込む時に誤
りが生じる可能性が大きくなる問題がある。本発明は、
遅延時間の変動を吸収して信頼性を確保することを目的
とする。

【００１０】

【課題を解決するための手段】本発明のインタフェース
回路は、（１）マスタークロック信号を基に形成したク
ロック信号によってデータの送受信を行うインタフェー
ス回路に於いて、入力データの位相をマスタークロック
信号を基に監視する入力データ位相監視部２と、マスタ
ークロック信号を基に発生させ且つ入力データ位相監視
部による入力データの位相に対応して発生位相を調整す
るクロック発生部１と、このクロック発生部１からのク
ロック信号を基に入力データの取り込みを行う入力デー
タ取り込み部６とを備えている。従って、入力データの
遅延時間の変動に対しても、その入力データの位相を監
視することにより、クロック発生部１からのクロック信
号の位相を制御し、遅延時間の変動がある入力データに
対して正しく取り込みが可能となるように制御すること
ができる。

【００１１】又（２）マスタークロック信号を基に複数
位相のクロック信号を発生するクロック発生部１と、入
力データに付加したパリティビットと、この入力データ
のパリティ演算結果とを比較して、入力データの位相を
監視する入力データ位相監視部２と、この入力データ位
相監視部２に於けるパリティチェック結果に基づいてク
ロック発生部１からの複数位相のクロック信号の一つを
選択して取り込みクロック信号とするクロック切替部３
と、このクロック切替部３からの取り込みクロック信号
を加えて入力データの取り込みを行う入力データ取り込
み部６とを備えている。従って、複数位相のクロック信
号の中から、入力データを正しく取り込むことができる
位相のクロック信号を選択し、入力データ取り込み部に
加える取り込みクロック信号とするから、遅延時間の変
動が大きい入力データに対しても誤りなく取り込むこと
ができる。

【００１２】又（３）マスタークロック信号を基に複数
位相のクロック信号を発生するクロック発生部と、クロ
ック発生部からの複数位相のクロック信号によって入力
データを取り込む入力データ取り込み部と、この入力デ
ータ取り込み部により取り込んだ複数位相の入力データ
の一つを選択出力するデータ選択部と、このデータ選択
部から選択出力した入力データに付加されているパリテ
ィビットと、この入力データのパリティ演算結果とを比
較して、この入力データの位相を監視する入力データ位
相監視部と、この入力データ位相監視部に於けるパリテ
ィチェック結果に基づいてデータ選択部を制御して複数
位相の入力データの一つを選択出力させるデータ切替制
御部とを備えている。この場合、複数位相で取り込んだ
入力データの一つについてのパリティチェック結果がエ
ラー無しとなるように、データ選択部を制御し、誤りな
く取り込んだ入力データを処理することができる。

【００１３】又（４）マスタークロック信号を基に複数
位相のクロック信号を発生するクロック発生部と、入力
データに付加したパリティビットと、この入力データの
パリティ演算結果とを比較して、この入力データの位相
を監視する入力データ位相監視部と、この入力データ位
相監視部に於けるパリティチェック結果に基づいて、ク
ロック発生部からの複数位相のクロック信号の一つを選
択してデータ読出用出力クロック信号とする出力クロッ
ク切替部と、このデータ読出用出力クロック信号に従っ
て入力される入力データを、クロック発生部からの固定
位相の取り込みクロック信号によって取り込む入力デー
タ取り込み部とを備えている。この場合、データ読出用
出力クロック信号の位相を制御して、入力データの位相
を取り込みクロック信号に対して調整し、誤りなく入力
データを取り込むものである。

【００１４】又（５）又前記インタフェース回路に於い
て、入力データ位相監視部のパリティチェック結果のエ
ラー有りが所定回数連続した時にパリティチェック結果
のエラー有りとして、クロック発生部からの複数位相の
クロック信号の切替制御を行わせる為の保護回路を設け
ることができる。それによって、ノイズ等による複数位
相のクロック信号の切替えを阻止することができる。

【００１５】又（６）マスタークロック信号を基に入力
データを取り込む為の取り込みクロック信号を発生し、
且つ取り込みクロック信号の位相を調整可能とした入力
データ取り込みクロック発生部及びマスタークロック信
号を基に固定位相のデータ読出用出力クロック信号を発
生する出力クロック発生部とからなるクロック発生部
と、入力データのフレームパルスを検出し、このフレー
ムパルスの立上り及び立下りの前後の所定期間を禁止領
域とし、且つフレームパルスの立上り検出からデータビ
ットの中心近傍位置を示すロードパルスを出力する入力
データ位相監視部と、入力データ取り込みクロック発生
部からの取り込みクロック信号の立上りが、フレームパ
ルスの立上り及び立下りの前後の所定期間の禁止領域内
であるか否かを判定し、この禁止領域内の時に、ロード
パルスを入力データ取り込みクロック発生部に、取り込
みクロック信号の位相を調整する為に加えるクロック位
相制御部と、入力データ取り込みクロック発生部からの
取り込みクロック信号により、入力データの取り込みを
行う入力データ取り込み部とを備えている。この場合、
入力データの位相をフレームパルスの検出により監視
し、遅延時間の変動幅が大きい入力データに対しても、
取り込みクロック信号の位相を不確定領域を回避して調
整し、誤りなく入力データを取り込むものである。

【００１６】又（７）マスタークロック信号を基に入力
データを取り込む為の固定位相の取り込みクロック信号
を発生する入力データ取り込みクロック発生部及びマス
タークロック信号を基にデータ読出用出力クロック信号
を発生し、且つ出力位相を調整可能とした出力クロック
発生部とからなるクロック発生部と、入力データのフレ
ームパルスを検出し、このフレームパルスの立上り及び
立下りの直後のデクリメントタイミング信号及び直前の
インクリメントタイミング信号を出力する入力データ位
相監視部と、入力データ取り込みクロック発生部からの
取り込みクロック信号の立上りが、前記デクリメントタ
イミング信号又はインクリメントタイミング信号の何れ
かと一致するか否かを判定し、デクリメントタイミング
信号と一致する時にインクリメント要求信号を出力し、
又インクリメントタイミング信号と一致する時にデクリ
メント要求信号を出力して出力クロック発生部に加え
て、データ読出用出力クロック信号の位相を制御するク
ロック位相制御部と、入力データ取り込みクロック発生
部からの固定位相の取り込みクロック信号により、入力
データの取り込みを行う入力データ取り込み部とを備え
ている。この場合、データ読出用出力クロック信号の位
相を調整して、入力データの位相が取り込みクロック信
号の位相に対して、入力データを誤りなく取り込めるよ
うに制御するものである。

【００１７】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１はクロック発生部、２は入力データ
位相監視部、３はクロック切替部、４は保護回路、５は
クロック切替制御部、６は入力データ取り込み部であ
る。クロック発生部１は、マスタークロック信号を基に
ｎ相のクロック信号と、データ読出用出力クロック信号
とを形成する。例えば、マスタークロック信号と複数の
分周段の出力信号とを用いることにより、マスタークロ
ック信号の１周期分毎の位相差を有するクロック信号を
出力することができる。

【００１８】又クロック切替部３は、クロック切替制御
部５によって制御されて、クロック発生部１からのｎ相
のクロック信号の何れか一つを切替えて出力し、それを
取り込みクロック信号として入力データ取り込み部６に
加えると共に、入力データ位相監視部２に加える。この
入力データ位相監視部２は、取り込みクロック信号を基
に入力データの位相を監視するもので、この実施の形態
に於いては、入力データのパリティチェックを行い、エ
ラー有りの場合は、データ取り込みマージンの不足、エ
ラー無しの場合は、データ取り込みマージンが確保され
ていると判定する。それによって、データ取り込みマー
ジンが確保されるような位相の取り込みクロック信号を
選択する。

【００１９】又保護回路４は、ノイズ等によりクロック
切替部３が頻繁に動作することを防止する為のものであ
り、パリティチェック結果が予め設定した回数だけ連続
してエラー有りの場合に、クロック切替制御部５からク
ロック切替部３を制御させるものであり、例えば、エラ
ー有りをカウントし、エラー無しの時にリセットし、保
護段数に対応する所定カウント内容の時に、クロック切
替制御部５にクロック切替えを指示する構成とすること
ができる。又入力データ取り込み部６により取り込んだ
入力データは、各ブロックへとして示すように、データ
の処理，蓄積等を行うブロックへ転送される。

【００２０】図２は本発明の第１の実施の形態の取り込
みクロック信号の説明図であり、マスタークロック信号
を基に、例えば、８分周した〜の位相の取り込みク
ロック信号をクロック発生部１から出力する。又クロッ
ク切替制御部５は、保護回路４を介したパリティチェッ
クのエラー有りにより、クロック切替部３を制御して、
クロック発生部１からの〜の位相の取り込みクロッ
ク信号を、→→→→→→→→のよう
に、順次切替えて入力データ取り込み部６に加える。そ
れによって、遅延時間の変動幅が大きい場合に於いて
も、取り込みクロック信号の位相を、データ取り込みマ
ージンが確保されるように選択することができ、正確に
入力データを取り込むことができる。

【００２１】図３は本発明の第１の実施の形態の入力デ
ータ位相監視部の動作説明図であり、フレームタイミン
グ信号を基にフレーム構成とした入力データが、最上位
ビットＭＳＢと最下位ビットＬＳＢとを含む例えば８並
列データとして転送される場合、垂直，水平パリティを
演算し、フレームタイミング信号の位置の最上位ビット
ＭＳＢにそのパリティビットを挿入する。

【００２２】フレームタイミング信号は、外部伝送路等
にデータを転送する場合にフレーム単位に付加するもの
であるが、装置内や処理回路内に於いては、フレームタ
イミング信号を検出してフレーム同期をとった後は、フ
レームタイミング信号の位置にパリティビットを付加し
てもデータの処理に影響を与えないことになる。又パリ
ティチェック後にこのデータを外部に送出する場合は、
その位置にフレームタイミング信号を付加することにな
る。

【００２３】そこで、転送された入力データは、図示の
ように、フレームタイミング信号の位置の最上位ビット
ＭＳＢにパリティビットが付加されているから、入力デ
ータ位相監視部２は、取り込みクロック信号を基にこの
フレームタイミング信号の位置をカウンタ等を用いて認
識し、パリティビットを抽出する。又それまでの入力デ
ータについて垂直演算として示すように８並列データに
ついての垂直パリティ演算を行い、且つフレームタイミ
ング信号の直前まで水平パリティ演算を行い、その演算
結果と、入力データから抽出したパリティビットとを比
較する。比較一致でエラー無し、比較不一致でエラー有
りとする比較結果を保護回路４に加えることになる。

【００２４】図４は本発明の第１の実施の形態の遅延時
間の変動とクロック切替えとの説明図であり、マスター
クロック信号を基に形成したクロック信号は、前述のデ
ータ読出用出力クロック信号に相当し、これに対して、
遅延時間最小の入力データＭＩＮと遅延時間最大の入力
データＭＡＸとについて、〜の位相の取り込みクロ
ック信号を選択する場合を示す。

【００２５】この入力データＭＩＮ，ＭＡＸとの遅延時
間の変動により、パリティエラー有りとなる区間を不確
定領域として示す。即ち、取り込みクロック信号が，
の場合、入力データＭＩＮと入力データＭＡＸとは異
なる位相について取り込むことになり、パリティエラー
有り（ＮＧ）となるが、取り込みクロック信号がの場
合、入力データＭＩＮと入力データＭＡＸとは同一の位
相について取り込むことになる。従って、パリティエラ
ー無し（ＯＫ）となる。

【００２６】即ち、図示の場合の不確定領域の取り込み
クロック信号，，，を選択した時にパリティエ
ラー有りとなって、クロック切替部３に於ける取り込み
クロック信号の切替えが行われる。又不確定領域以外の
取り込みクロック信号〜を選択した時にパリティエ
ラー無しとなり、入力データＭＩＮ，ＭＡＸを正しく取
り込むことができる。従って、オンチップスキューによ
る変動及びオフチップスキューによる変動を含む入力デ
ータの遅延時間の変動幅が大きい場合でも、各入力デー
タについて正しく取り込みを可能とする位相の取り込み
クロック信号を選択することができる。

【００２７】図５は本発明の第２の実施の形態の説明図
であり、１はクロック発生部、２は入力データ位相監視
部、４は保護回路、６Ａは入力データ取り込み部、７は
データ選択部、８はデータ切替制御部である。入力デー
タは、図１に示す実施の形態と同様にパリティビットを
付加したものであり、クロック発生部１は、マスターク
ロック信号を基にデータ読出用出力クロック信号と、ｎ
相の取り込みクロック信号を出力する。

【００２８】入力データ取り込み部６Ａは、ｎ相の取り
込みクロック信号によって入力データをそれぞれ取り込
み、データ選択部７に加える。データ切替制御部８は、
データ選択部７を制御して、入力データ取り込み部６Ａ
に於いて取り込んだｎ相の取り込みクロック信号対応の
入力データの一つを選択出力させる。

【００２９】このデータ選択部７から選択出力した入力
データについて、入力データ位相監視部２に於いてパリ
ティチェックを行い、フレームタイミング信号位置に付
加されたパリティビットと、入力データについてのパリ
ティ演算結果とを比較し、その比較結果を保護回路４に
加え、パリティチェックエラー無しとなるように、入力
データ取り込み部６Ａに於いて取り込んだ入力データを
選択する。

【００３０】この実施の形態は、入力データ取り込み部
６Ａが、図１に於ける入力データ取り込み部６に比較し
て回路規模が大きくなるが、図１のクロック切替部３を
省略することができるから、クロック信号について遅延
のばらつきを一層小さくすることができる。

【００３１】図６は本発明の第３の実施の形態の説明図
であり、１はクロック発生部、２は入力データ位相監視
部、３Ａは出力クロック切替部、４は保護回路、５はク
ロック切替制御部、６は入力データ取り込み部である。
この実施の形態は、データ読出用出力クロック信号の位
相を、出力クロック切替部３Ａにより選択し、このデー
タ読出用出力クロック信号の位相に対応した入力データ
の位相として、入力データの取り込みを行うものであ
る。

【００３２】データ読出用出力クロック信号を転送して
データ読出しを他の処理回路に要求する場合に、そのデ
ータ読出用出力クロック信号の位相を遅延時間の変動幅
に対応して制御する方が好適な場合がある。その場合
は、入力データの位相が最適化されることになるから、
クロック発生部１から固定位相の取り込みクロック信号
を出力し、この取り込みクロック信号により入力データ
を取り込み、その入力データを誤りなく取り込むことが
できる位相であるか否かを入力データのパリティチェッ
クにより判定する。

【００３３】図７は本発明の第４の実施の形態の説明図
であり、１はクロック発生部、２Ａは入力データ位相監
視部、６は入力データ取り込み部、９はクロック位相制
御部、１１は入力データ取り込みクロック発生部、１２
は出力クロック発生部である。クロック発生部１は、位
相調整可能の入力データ取り込みクロック発生部１１
と、固定位相の出力クロック発生部１２とから構成され
た場合を示し、出力クロック発生部１２からデータ読出
用出力クロック信号を出力する。

【００３４】又入力データ取り込みクロック発生部１１
は、マスタークロック信号を分周して取り込みクロック
信号を出力し、ロードパルスによって例えば分周の初期
位相を変更して、取り込みクロック信号の位相をマスタ
ークロック信号の周期毎に変更できる構成を有するもの
である。

【００３５】又入力データ位相監視部２Ａは、入力デー
タのフレームパルスの位相をマスタークロック信号によ
って監視し、フレームパルスの立上り及び立下りの前後
の所定期間を禁止領域とし、又フレームパルスの立上り
検出から入力データのビット幅の中央位置でロードパル
スを出力する。クロック位相制御部９は、入力データ位
相監視部２Ａからの禁止領域信号とロードパルスと、入
力データ取り込みクロック発生部１１からの取り込みク
ロック信号とが入力され、この取り込みクロック信号の
立上りタイミングが、禁止領域内の時に、入力データ取
り込みクロック発生部１１にロードパルスを加えて、取
り込みクロック信号の位相を制御するものである。

【００３６】図８は本発明の第４の実施の形態の動作説
明図であり、マスタークロック信号を分周して得られた
固定位相のクロック信号は、データ読出用出力クロック
信号に相当し、このクロック信号により読出されて転送
された遅延時間最小の入力データＭＩＮと遅延時間最大
の入力データＭＡＸとを示し、それらの位相のずれる領
域は、図４に示す場合と同様に入力データの不確定領域
となる。

【００３７】又フレームパルスの立上り及び立下りの前
後の所定期間を禁止領域とする。この禁止領域を示す禁
止領域信号を入力データ位相監視部２Ａからクロック位
相制御部９に加え、又入力データ位相監視部２Ａからク
ロック位相制御部９に、フレームパルスの立上り検出か
ら所定時間後のロードパルスを加える。例えば、入力デ
ータのフレームパルスを抽出して、マスタークロック信
号によりサンプリングし、フレームパルスの立上りを検
出し、その検出時点から入力データのビット中心位置を
示すロードパルスを、例えば、マスタークロック信号の
カウント等によって出力する。

【００３８】クロック位相制御部９は、入力データ取り
込みクロック発生部１１からの取り込みクロック信号の
立上りタイミングが、入力データ位相監視部２Ａからの
禁止領域信号と一致すると、入力データ位相監視部２Ａ
からのロードパルスを入力データ取り込みクロック発生
部１１にロードパルスとして加える。入力データ取り込
みクロック発生部１１は、このロードパルスにより例え
ばクロック発生用カウンタをリセットし、マスタークロ
ック信号のカウントを開始することにより、マスターク
ロック信号を分周した取り込みクロック信号の立上り位
相を初期値に変更する。従って、取り込みクロック信号
の位相を変更することができる。

【００３９】又点線で示すロードパルスは、取り込みク
ロック信号の立上りタイミングが、禁止領域内でないこ
とにより、入力データ取り込みクロック発生部１１には
加えられないことを示す。従って、入力データ取り込み
クロック発生部１１は、入力データＭＩＮ，ＭＡＸの不
確定領域以外に立上り位相となる取り込みクロック信号
を出力することができるから、取り込み後のデータは、
遅延時間が最小の入力データＭＩＮに対しても又遅延時
間が最大の入力データＭＡＸに対しても正しく取り込ん
だデータとなる。

【００４０】図９は本発明の第５の実施の形態の説明図
であり、１はクロック発生部、２Ｂは入力データ位相監
視部、６は入力データ取り込み部、９Ａはクロック位相
制御部、１１Ａは入力データ取り込みクロック発生部、
１２Ａは出力クロック発生部である。

【００４１】この実施の形態は、入力データ取り込み部
６に加える取り込みクロック信号の位相を固定し、デー
タ読出用出力クロック信号の位相を可変とする場合を示
し、入力データ位相監視部２Ｂは、フレームパルスをマ
スタークロック信号によって監視し、フレームパルスの
立上り及び立下り後のマスタークロック信号の１周期分
のデクリメントタイミング信号ＤＥＣ ＴＩＭと、フレ
ームパルスの立上り及び立下り後のマスタークロック信
号の１周期分のインクリメントタイミング信号ＩＮＣ
ＴＩＭを出力する。

【００４２】又クロック位相制御部９Ａは、入力データ
取り込みクロック発生部１１からの固定位相の取り込み
クロック信号の立上りが、入力データ位相監視部２Ｂか
らのデクリメントタイミング信号ＤＥＣ ＴＩＭ又はイ
ンクリメントタイミング信号ＩＮＣ ＴＩＭに一致する
か否かを判定し、例えば、デクリメントタイミング信号
ＤＥＣ ＴＩＭと一致した場合はインクリメント要求信
号ＩＮＣを、又インクリメントタイミング信号ＩＮＣ
ＴＩＭと一致した場合はデクリメント要求信号ＤＥＣを
それぞれ出力クロック発生部１２Ａに加える。

【００４３】出力クロック発生部１２Ａは、デクリメン
ト要求信号ＤＥＣにより、マスタークロック信号を分周
して得られるデータ読出用出力クロック信号の位相を、
マスタークロック信号の１周期分遅らせ、又インクリメ
ント要求信号ＩＮＣにより、マスタークロック信号の１
周期分進めるように位相調整を行う。従って、遅延時間
の変動幅が大きい場合でも、データ読出用出力クロック
信号の位相を制御することにより、入力データを取り込
みクロック信号によって確実に取り込むことができる。

【００４４】図１０は本発明の第５の実施の形態の動作
説明図であり、マスタークロック信号と固定位相の取り
込みクロック信号とフレームパルスとが図示の状態の
時、フレームパルスの立上りと立下りとの後のマスター
クロック信号の１周期分のデクリメントタイミング信号
ＤＥＣ ＴＩＭと、前のマスタークロック信号の１周期
分のインクリメント信号ＩＮＣ ＴＩＭとが、入力デー
タ位相監視部２Ｂから出力される。

【００４５】出力クロック信号、即ち、データ読出用出
力クロック信号による遅延時間最小の入力データＭＩＮ
と遅延時間最大の入力データＭＡＸとが入力データ取り
込み部６に入力されると、取り込みクロック信号の立上
りが不確定領域に入ることになるから、入力データ取り
込み部６に於ける入力データの取り込みに於いて誤りが
生じる可能性が大きくなる。

【００４６】その時、取り込みクロック信号の立上り
は、デクリメントタイミング信号ＤＥＣ ＴＩＭに一致
する場合で、入力データの位相が遅れていることを示す
から、クロック位相制御部９Ａは、出力クロック発生部
１２Ａにインクリメント要求信号を加える。それによ
り、ＩＮＣ処理後として示すように、出力クロック発生
部１２Ａは、出力クロック信号の位相をマスタークロッ
ク信号の１周期分進めることになり、データ読出用出力
クロック信号の位相が進むことにより、入力データの位
相も進み、遅延時間最小の入力データＭＩＮに対して
も、又遅延時間最大の入力データＭＡＸに対しても、取
り込みクロック信号の立上りで取り込むことができる。
即ち、遅延時間の変動があっても、入力データを正しく
取り込むことができることになる。

【００４７】本発明は前述の各実施の形態のみに限定さ
れるものではなく、種々付加変更することかできるもの
であり、例えば、図７又は図９に示すクロック発生部
は、図１，図５等にに示すクロック発生部と同様にｎ相
のクロック信号を発生する構成として、クロック位相制
御部９，９Ａによって選択制御する構成とすることも可
能である。又チップ間のデータ転送，モジュール間のデ
ータ転送，ユニット間のデータ転送等に於けるインタフ
ェース回路に適用できるものである。

【００４８】

【発明の効果】以上説明したように、本発明は、入力デ
ータの位相をパリティチェックやフレームパルス検出に
より監視し、入力データ取り込み部６に於ける取り込み
クロック信号の位相を、入力データを誤りなく取り込む
ことができるように制御するものであり、従って、遅延
時間の変動幅が大きい場合であっても、取り込みクロッ
ク信号の位相又はデータ読出用出力クロック信号の位相
を制御し、入力データの取り込みを正しく行わせること
ができる。従って、高速のデータ転送に於いても信頼性
を向上することができる利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】本発明の第１の実施の形態の取り込みクロック
信号の説明図である。

【図３】本発明の第１の実施の形態の入力データ位相監
視部の動作説明図である。

【図４】本発明の第１の実施の形態の遅延時間の変動と
クロック切替えとの説明図である。

【図５】本発明の第２の実施の形態の説明図である。

【図６】本発明の第３の実施の形態の説明図である。

【図７】本発明の第４の実施の形態の説明図である。

【図８】本発明の第４の実施の形態の動作説明図であ
る。

【図９】本発明の第５の実施の形態の説明図である。

【図１０】本発明の第５の実施の形態の動作説明図であ
る。

【図１１】データ処理装置の要部説明図である。

【図１２】従来例のインタフェース回路の要部説明図で
ある。

【図１３】データ転送遅延の説明図である。

【図１４】データ転送遅延時間の変動の説明図である。

【図１５】データ転送遅延時間の変動による問題点の説
明図である。

【符号の説明】

１ クロック発生部 ２ 入力データ位相監視部 ３ クロック切替部 ４ 保護回路 ５ クロック切替制御部 ６ 入力データ取り込み部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 マスタークロック信号を基に形成したク
   ロック信号によってデータの送受信を行うインタフェー
   ス回路に於いて、 入力データの位相を前記マスタークロック信号を基に監
   視する入力データ位相監視部と、 前記マスタークロック信号を基に発生させ且つ前記入力
   データ位相監視部による前記入力データの位相に対応し
   て発生位相を調整するクロック発生部と、 該クロック発生部からのクロック信号を基に前記入力デ
   ータの取り込みを行う入力データ取り込み部とを備えた
   ことを特徴とするインタフェース回路。
2. 【請求項２】 マスタークロック信号を基に形成したク
   ロック信号によってデータの送受信を行うインタフェー
   ス回路に於いて、 前記マスタークロック信号を基に複数位相のクロック信
   号を発生するクロック発生部と、 入力データに付加したパリティビットと、該入力データ
   のパリティ演算結果とを比較して、該入力データの位相
   を監視する入力データ位相監視部と、 該入力データ位相監視部に於けるパリティチェック結果
   に基づいて前記クロック発生部からの複数位相のクロッ
   ク信号の一つを選択して取り込みクロック信号とするク
   ロック切替部と、 該クロック切替部からの取り込みクロック信号を加えて
   前記入力データの取り込みを行う入力データ取り込み部
   とを備えたことを特徴とするインタフェース回路。
3. 【請求項３】 マスタークロック信号を基に形成したク
   ロック信号によってデータの送受信を行うインタフェー
   ス回路に於いて、 前記マスタークロック信号を基に複数位相のクロック信
   号を発生するクロック発生部と、 該クロック発生部からの複数位相のクロック信号によっ
   て入力データを取り込む入力データ取り込み部と、 該入力データ取り込み部により取り込んだ複数位相の入
   力データの一つを選択出力するデータ選択部と、 該データ選択部から選択出力した入力データに付加され
   ているパリティビットと、該入力データのパリティ演算
   結果とを比較して、該入力データの位相を監視する入力
   データ位相監視部と、 該入力データ位相監視部に於けるパリティチェック結果
   に基づいて前記データ選択部を制御して複数位相の入力
   データの一つを選択出力させるデータ切替制御部とを備
   えたことを特徴とするインタフェース回路。
4. 【請求項４】 マスタークロック信号を基に形成したク
   ロック信号によってデータの送受信を行うインタフェー
   ス回路に於いて、 前記マスタークロック信号を基に複数位相のクロック信
   号を発生するクロック発生部と、 入力データに付加したパリティビットと、該入力データ
   のパリティ演算結果とを比較して、該入力データの位相
   を監視する入力データ位相監視部と、 該入力データ位相監視部に於けるパリティチェック結果
   に基づいて前記クロック発生部からの複数位相のクロッ
   ク信号の一つを選択してデータ読出用出力クロック信号
   とする出力クロック切替部と、 前記データ読出用出力クロック信号に従って入力される
   前記入力データを、前記クロック発生部からの固定位相
   の取り込みクロック信号によって取り込む入力データ取
   り込み部とを備えたことを特徴とするインタフェース回
   路。
5. 【請求項５】 前記入力データ位相監視部のパリティチ
   ェック結果のエラー有りが所定回数連続した時にパリテ
   ィチェック結果のエラー有りとして前記クロック発生部
   からの複数位相のクロック信号の切替制御を行わせる為
   の保護回路を設けたことを特徴とする請求項２又は３又
   は４項の何れか１項記載のインタフェース回路。
6. 【請求項６】 マスタークロック信号を基に形成したク
   ロック信号によってデータの送受信を行うインタフェー
   ス回路に於いて、 前記マスタークロック信号を基に入力データを取り込む
   為の取り込みクロック信号を発生し、且つ該取り込みク
   ロック信号の位相を調整可能とした入力データ取り込み
   クロック発生部及び前記マスタークロック信号を基に固
   定位相のデータ読出用出力クロック信号を発生する出力
   クロック発生部とからなるクロック発生部と、 前記入力データのフレームパルスを検出し、該フレーム
   パルスの立上り及び立下りの前後の所定期間を禁止領域
   とし、且つ該フレームパルスの立上り検出からデータビ
   ットの中心近傍位置を示すロードパルスを出力する入力
   データ位相監視部と、 前記入力データ取り込みクロック発生部からの取り込み
   クロック信号の立上りが、前記フレームパルスの立上り
   及び立下りの前後の所定期間の禁止領域内であるか否か
   を判定し、該禁止領域内の時に前記ロードパルスを前記
   入力データ取り込みクロック発生部に取り込みクロック
   信号の位相を調整する為に加えるクロック位相制御部
   と、 前記入力データ取り込みクロック発生部からの取り込み
   クロック信号により前記入力データの取り込みを行う入
   力データ取り込み部とを備えたことを特徴とするインタ
   フェース回路。
7. 【請求項７】 マスタークロック信号を基に形成したク
   ロック信号によってデータの送受信を行うインタフェー
   ス回路に於いて、 前記マスタークロック信号を基に入力データを取り込む
   為の固定位相の取り込みクロック信号を発生する入力デ
   ータ取り込みクロック発生部及び前記マスタークロック
   信号を基にデータ読出用出力クロック信号を発生し、且
   つ出力位相を調整可能とした出力クロック発生部とから
   なるクロック発生部と、 前記入力データのフレームパルスを検出し、該フレーム
   パルスの立上り及び立下りの直後のデクリメントタイミ
   ング信号及び直前のインクリメントタイミング信号を出
   力する入力データ位相監視部と、 前記入力データ取り込みクロック発生部からの取り込み
   クロック信号の立上りが、前記デクリメントタイミング
   信号又はインクリメントタイミング信号の何れかと一致
   するか否かを判定し、前記デクリメントタイミング信号
   と一致する時にインクリメント要求信号を出力し、前記
   インクリメントタイミング信号と一致する時にデクリメ
   ント要求信号を出力して前記出力クロック発生部に加え
   て、データ読出用出力クロック信号の位相を制御するク
   ロック位相制御部と、 前記入力データ取り込みクロック発生部からの固定位相
   の取り込みクロック信号により前記入力データの取り込
   みを行う入力データ取り込み部とを備えたことを特徴と
   するインタフェース回路。