JPS6141186B2 - - Google Patents
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- Publication number
- JPS6141186B2 JPS6141186B2 JP54037708A JP3770879A JPS6141186B2 JP S6141186 B2 JPS6141186 B2 JP S6141186B2 JP 54037708 A JP54037708 A JP 54037708A JP 3770879 A JP3770879 A JP 3770879A JP S6141186 B2 JPS6141186 B2 JP S6141186B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- circuit
- address
- frame synchronization
- code string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000011084 recovery Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はPCM等ののデジタル符号列のフレー
ム同期回路におけるフレーム同期パターン検出回
路に関する。
ム同期回路におけるフレーム同期パターン検出回
路に関する。
PCM符号を受信側で正しく復号しかつチヤン
ネル分離するためには、PCM符号列中の時間基
準点を知ることが必要である。このための回路が
フレーム同期回路である。フレーム同期回路にお
いては、受信符号列から検出された同期パルスと
受信側で局部的に発生された同期パルスとの一
致／不一致の比較、前方保護／後方保護時間を与
える同期保護、および同期外れ時に同期復帰のた
めに行なうハンチングなどの操作が行われる。そ
して本発明は前記のフレーム同期操作のうち、受
信デジタル符号列によりフレーム同期パターンを
検出する回路についてなされたものである。
ネル分離するためには、PCM符号列中の時間基
準点を知ることが必要である。このための回路が
フレーム同期回路である。フレーム同期回路にお
いては、受信符号列から検出された同期パルスと
受信側で局部的に発生された同期パルスとの一
致／不一致の比較、前方保護／後方保護時間を与
える同期保護、および同期外れ時に同期復帰のた
めに行なうハンチングなどの操作が行われる。そ
して本発明は前記のフレーム同期操作のうち、受
信デジタル符号列によりフレーム同期パターンを
検出する回路についてなされたものである。
フレーム同期パターン検出回路については従来
多くの種類のものが知られているが、その検出に
要する時間はいずれも100ms程度を必要とし、こ
のためこの種の回路を用いたフレーム同期回路に
おける同期復帰のためのハンチング時間の短縮に
は大きな制約が生じ、したがつてこのようなフレ
ーム同期回路を用いたデジタル通信装置の同期回
復特性は決して望ましいものではなかつた。
多くの種類のものが知られているが、その検出に
要する時間はいずれも100ms程度を必要とし、こ
のためこの種の回路を用いたフレーム同期回路に
おける同期復帰のためのハンチング時間の短縮に
は大きな制約が生じ、したがつてこのようなフレ
ーム同期回路を用いたデジタル通信装置の同期回
復特性は決して望ましいものではなかつた。
したがつて本発明の目的はフレーム同期回復の
ためのハンチング時間の短かくて済むフレーム同
期パターン検出回路を得ようとするものである。
ためのハンチング時間の短かくて済むフレーム同
期パターン検出回路を得ようとするものである。
本発明によれば、所定のパターンで各フレーム
にフレーム同期パルスを配置した１マルチフレー
ムの受信デジタル符号列からフレーム同期パター
ンを検出する回路であつて、遅延素子としてラン
ダムアクセスメモリ（RAM）を用いた遅延回路
を前記１マルチフレーム中に含まれるフレームの
数と同じ数だけ配設し、前記受信デジタル符号列
をアドレス信号により順次シフトするようにした
遅延回路群と、前記受信デジタル符号列に同期す
るクロツクパルスを前記フレームの構成によつて
定まる分周比で分周して前記アドレス信号を発生
するアドレス計数回路と、前記各遅延回路の互い
に同じ番地に前記シフトされた受信デジタル符号
列中の前記フレーム同期パルスが前記所定のパタ
ーンに従つて現われたときにこれを検出するパタ
ーン検出回路とを有するフレーム同期パターン検
出回路が得られる。
にフレーム同期パルスを配置した１マルチフレー
ムの受信デジタル符号列からフレーム同期パター
ンを検出する回路であつて、遅延素子としてラン
ダムアクセスメモリ（RAM）を用いた遅延回路
を前記１マルチフレーム中に含まれるフレームの
数と同じ数だけ配設し、前記受信デジタル符号列
をアドレス信号により順次シフトするようにした
遅延回路群と、前記受信デジタル符号列に同期す
るクロツクパルスを前記フレームの構成によつて
定まる分周比で分周して前記アドレス信号を発生
するアドレス計数回路と、前記各遅延回路の互い
に同じ番地に前記シフトされた受信デジタル符号
列中の前記フレーム同期パルスが前記所定のパタ
ーンに従つて現われたときにこれを検出するパタ
ーン検出回路とを有するフレーム同期パターン検
出回路が得られる。
次に図面を参照して本発明につき詳細に説明す
る。
る。
第１図は1.544Mb／ｓ（メガビツト／秒）系の
一次群PCM24チヤンネル多重通信のフレームフ
オーマツトを示す図である。第１図において、(a)
に示されるように１フレーム（24チヤンネル）は
193ビツト（１個のフレーム同期パルス＋８×24
ビツト）で構成され、そのうち先頭のFi（ｉ＝
１，２，…12）と記された１ビツトがフレーム同
期パルスである。また、(b)に示されるように、12
フレームで１マルチフレームが構成され、F1か
らF12迄の12ビツトの同期パルスが図示のパター
ンとなるよう配列されている。そしてフレーム同
期は受信デジタル符号列中から図の(b)で示される
ようなフレーム同期パターンを検出することによ
つて行なわれる。なおこのパターンは現在国際的
にきめられたものである。
一次群PCM24チヤンネル多重通信のフレームフ
オーマツトを示す図である。第１図において、(a)
に示されるように１フレーム（24チヤンネル）は
193ビツト（１個のフレーム同期パルス＋８×24
ビツト）で構成され、そのうち先頭のFi（ｉ＝
１，２，…12）と記された１ビツトがフレーム同
期パルスである。また、(b)に示されるように、12
フレームで１マルチフレームが構成され、F1か
らF12迄の12ビツトの同期パルスが図示のパター
ンとなるよう配列されている。そしてフレーム同
期は受信デジタル符号列中から図の(b)で示される
ようなフレーム同期パターンを検出することによ
つて行なわれる。なおこのパターンは現在国際的
にきめられたものである。
第２図は本発明のフレーム同期パルス検出回路
の基本動作を説明するための簡略化した構成ブロ
ツク図である。第２図において、入力端子２０１
に与えられる受信デジタル符号列が第１図に示す
ようなフレーム構成であるとき、クロツク入力端
子２０２からのクロツクによりフレーム同期パル
スF1，F2，…F12が１フレーム長（193ビツト）
の遅延回路２１０，２１１，…，２２１の出力端
子に193ビツト毎に現われ、フレーム同期パルス
F12が丁度遅延回路２２１の端子に現われたとき
にナンド・ゲート（NAND GATE）２３０によ
つてこれら12ビツトのフレームパターンが検出さ
れ、出力信号線２３１には“０”が生じるように
なつている。インバータ２４０，２４１，…，２
４５は第１図の(b)に示すフレーム同期パターンに
対応するものである。以上が本発明の基本動作で
ある。
の基本動作を説明するための簡略化した構成ブロ
ツク図である。第２図において、入力端子２０１
に与えられる受信デジタル符号列が第１図に示す
ようなフレーム構成であるとき、クロツク入力端
子２０２からのクロツクによりフレーム同期パル
スF1，F2，…F12が１フレーム長（193ビツト）
の遅延回路２１０，２１１，…，２２１の出力端
子に193ビツト毎に現われ、フレーム同期パルス
F12が丁度遅延回路２２１の端子に現われたとき
にナンド・ゲート（NAND GATE）２３０によ
つてこれら12ビツトのフレームパターンが検出さ
れ、出力信号線２３１には“０”が生じるように
なつている。インバータ２４０，２４１，…，２
４５は第１図の(b)に示すフレーム同期パターンに
対応するものである。以上が本発明の基本動作で
ある。
第３図は本発明の一実施例の構成をブロツクで
示した図である。この第３図において、入力端子
３０１に与えられる受信デジタル符号列が第１図
に示すようなフレーム構成であり、クロツク端子
３０２からのクロツクを入力とするタイミング発
生回路３０３から読出し／書込み位相（Ｗ／Ｒ）
及び読出タイミングCLKを受け、またアドレス
計数回路３０４の出力アドレス線３０５から第１
図に示した１フレームを構成する。193ビツトの
繰返しアドレスが与えられた場合、フレーム同期
パルスF1，F2，…，F12が遅延回路３１０，３１
１，…，３２１の出力端子に193ビツト毎に現わ
れ、丁度フレーム同期パルスF12が遅延回路３１
０の出力端子に現われたときナンドゲート３３０
およびインバータ３４０，３４０，…，３４５に
よつてこれら12ビツトのフレームパターンが検出
され、出力信号線３３１には“０”が生じること
になる。
示した図である。この第３図において、入力端子
３０１に与えられる受信デジタル符号列が第１図
に示すようなフレーム構成であり、クロツク端子
３０２からのクロツクを入力とするタイミング発
生回路３０３から読出し／書込み位相（Ｗ／Ｒ）
及び読出タイミングCLKを受け、またアドレス
計数回路３０４の出力アドレス線３０５から第１
図に示した１フレームを構成する。193ビツトの
繰返しアドレスが与えられた場合、フレーム同期
パルスF1，F2，…，F12が遅延回路３１０，３１
１，…，３２１の出力端子に193ビツト毎に現わ
れ、丁度フレーム同期パルスF12が遅延回路３１
０の出力端子に現われたときナンドゲート３３０
およびインバータ３４０，３４０，…，３４５に
よつてこれら12ビツトのフレームパターンが検出
され、出力信号線３３１には“０”が生じること
になる。
上記において、遅延回路３１０，３１１，…，
３２１の中に１で示した回路は容量が193ビツト
以上ある１ビツト入出力形式のRAMであつて、
この場合256×1256ビツトのRAMであり、２で示
した回路は１ビツトのラツチ回路であつてたとえ
ばＤタイプのフリツプフロツプである。なおクロ
ツク入力端子３０２′からのクロツクを計数して
アドレス信号を出力するアドレス計数回路３０４
については次の説明のあとに図面を用いて具体的
に述べることにする。
３２１の中に１で示した回路は容量が193ビツト
以上ある１ビツト入出力形式のRAMであつて、
この場合256×1256ビツトのRAMであり、２で示
した回路は１ビツトのラツチ回路であつてたとえ
ばＤタイプのフリツプフロツプである。なおクロ
ツク入力端子３０２′からのクロツクを計数して
アドレス信号を出力するアドレス計数回路３０４
については次の説明のあとに図面を用いて具体的
に述べることにする。
第４図は第３図におけるRAMを遅延素子とし
て用いた場合の動作タイミング等の一例を示した
図であり、この場合第３図中の遅延回路３１１及
び３１２を例にして記述してある。遅延回路３１
１のRAM１にアドレス計数器からのアドレス例
えば125番地がアドレス線３０５に与えれた時で
かつこのRAMを読出し／書込みの制御のもとで
読出し状態にしておくことにより、このRAM３
１１―１の125番地のデータを適当な読出し信号
により読出すことができる。この125番地のデー
タを適当な読出しタイミングで読出してラツチ回
路３１１―２に待避させておき、これを次の遅延
回路のRAM３１２―１の入力データとする。そ
してこのRAM３１２―１を読出し／書込みの制
御によつて書込み状態にすれば、このRAM３１
２―１は先のRAM３１１―１と同じアドレス線
で結ばれていて先と同じ125番地が与えられてい
るので、RAM３１１―１から読出された125番地
のデータはRAM３１２―１の125番地へ書込まれ
ることになる。またこの時RAM３１１―１には
RAM３１０―１からの同125番地のデータが同時
に書込まれる。
て用いた場合の動作タイミング等の一例を示した
図であり、この場合第３図中の遅延回路３１１及
び３１２を例にして記述してある。遅延回路３１
１のRAM１にアドレス計数器からのアドレス例
えば125番地がアドレス線３０５に与えれた時で
かつこのRAMを読出し／書込みの制御のもとで
読出し状態にしておくことにより、このRAM３
１１―１の125番地のデータを適当な読出し信号
により読出すことができる。この125番地のデー
タを適当な読出しタイミングで読出してラツチ回
路３１１―２に待避させておき、これを次の遅延
回路のRAM３１２―１の入力データとする。そ
してこのRAM３１２―１を読出し／書込みの制
御によつて書込み状態にすれば、このRAM３１
２―１は先のRAM３１１―１と同じアドレス線
で結ばれていて先と同じ125番地が与えられてい
るので、RAM３１１―１から読出された125番地
のデータはRAM３１２―１の125番地へ書込まれ
ることになる。またこの時RAM３１１―１には
RAM３１０―１からの同125番地のデータが同時
に書込まれる。
このようにしてアドレス線３０５のアドレスが
変わる毎に受信デジタル符号列は１ビツトずつ１
フレーム分シフトしていくことになり、同一アド
レス時、つまり同一時間に12フレーム全ビツトの
うちの１フレーム（＝193ビツト）おきの12個の
受信デジタル符号が遅延回路３１０，３１１，
…，３２１の出力に現われることになる。そして
各フレームの最初のアドレスにおいては12個のフ
レーム同期パルスF1，F2，…，F12が現われる。
このフレーム同期パルスの出現は193ビツトのシ
フト毎に行われるが、12回に１回はF12が遅延回
路３１０に現われることになり、このときフレー
ム同期パターンが検出される。
変わる毎に受信デジタル符号列は１ビツトずつ１
フレーム分シフトしていくことになり、同一アド
レス時、つまり同一時間に12フレーム全ビツトの
うちの１フレーム（＝193ビツト）おきの12個の
受信デジタル符号が遅延回路３１０，３１１，
…，３２１の出力に現われることになる。そして
各フレームの最初のアドレスにおいては12個のフ
レーム同期パルスF1，F2，…，F12が現われる。
このフレーム同期パルスの出現は193ビツトのシ
フト毎に行われるが、12回に１回はF12が遅延回
路３１０に現われることになり、このときフレー
ム同期パターンが検出される。
第５図はさきに説明を省略した、受信デジタル
符号列に同期したクロツクパルスを分周するアド
レス計数器の構成をブロツクで示した図であり、
この場合第１図において１に示されるように１フ
レームが193ビツトで構成され、同図の２に示さ
れるように12フレームで１マルチフレームが構成
されるようなフレーム構成のデジタル符号列を扱
う例を示している。この第５図において、アドレ
ス計数器５０１および５０２は４ビツト２進計数
器であつて、クロツク入力端子CK、プリセツト
符号入力端子Ａ，Ｂ，Ｃ，Ｄ，プリセツト値ロー
ド入力（ロード指令）端子LD、カウントイネー
ブル入力端子EPおよびET、キヤリー出力端子
CY、計数出力端子ＱA，ＱB，ＱC、およびＱDを
有している。プリセツト値ロード入力（ロード指
令）端子LDが“０”でクロツク入力端子CKにク
ロツク入力端子３０２′から“０”から“１”へ
の変化があるとき、プリセツト値が前記アドレス
計数器５０１，５０２内にロードされる。また、
カウントイネーブル入力端子EPおよびETが共に
“１”の状態でクロツク入力端子CKに“０”から
“１”への変化が生ずると、前記アドレス計数器
は＋１され、計数値が最大値に達するとキヤリー
出力端子CYが“１”となる。次にカウントイネ
ーブル端子EPおよびETのいずれかが“０”にな
ると、これらの計数器のカウント（計数）動作は
停止する。なお、上述の計数器５０１および５０
２は例えばSN74161のような論理ICにより実現で
きる。
符号列に同期したクロツクパルスを分周するアド
レス計数器の構成をブロツクで示した図であり、
この場合第１図において１に示されるように１フ
レームが193ビツトで構成され、同図の２に示さ
れるように12フレームで１マルチフレームが構成
されるようなフレーム構成のデジタル符号列を扱
う例を示している。この第５図において、アドレ
ス計数器５０１および５０２は４ビツト２進計数
器であつて、クロツク入力端子CK、プリセツト
符号入力端子Ａ，Ｂ，Ｃ，Ｄ，プリセツト値ロー
ド入力（ロード指令）端子LD、カウントイネー
ブル入力端子EPおよびET、キヤリー出力端子
CY、計数出力端子ＱA，ＱB，ＱC、およびＱDを
有している。プリセツト値ロード入力（ロード指
令）端子LDが“０”でクロツク入力端子CKにク
ロツク入力端子３０２′から“０”から“１”へ
の変化があるとき、プリセツト値が前記アドレス
計数器５０１，５０２内にロードされる。また、
カウントイネーブル入力端子EPおよびETが共に
“１”の状態でクロツク入力端子CKに“０”から
“１”への変化が生ずると、前記アドレス計数器
は＋１され、計数値が最大値に達するとキヤリー
出力端子CYが“１”となる。次にカウントイネ
ーブル端子EPおよびETのいずれかが“０”にな
ると、これらの計数器のカウント（計数）動作は
停止する。なお、上述の計数器５０１および５０
２は例えばSN74161のような論理ICにより実現で
きる。
アドレス計数器の出力３０５が“255”になる
と、すなわち計数器５０１および５０２の各出力
で全て“１”状態になると、インバータ５０３に
より信号線５０４が“０”となるので、次のクロ
ツク入力時にプリセツト値“00000100”、すなわ
ち“64”が４ビツト２進計数器５０１および５０
２にロードされる。この結果、これら２つの計数
器に合わせて193分周の計数器として動作する。
そしてこれら２つの計数器５０１および５０２の
各出力はアドレス信号としてアドレス線３０５に
与えられる。
と、すなわち計数器５０１および５０２の各出力
で全て“１”状態になると、インバータ５０３に
より信号線５０４が“０”となるので、次のクロ
ツク入力時にプリセツト値“00000100”、すなわ
ち“64”が４ビツト２進計数器５０１および５０
２にロードされる。この結果、これら２つの計数
器に合わせて193分周の計数器として動作する。
そしてこれら２つの計数器５０１および５０２の
各出力はアドレス信号としてアドレス線３０５に
与えられる。
第３図に示した本発明の実施例は、１フレーム
193ビツト分の受信デジタル符号例を遅延させる
ために256ビツト×１のRAMを使用した場合の例
であるが、更に容量の大きなRAMや高集積度の
論理ICを用いることにより、回路の大幅な簡略
化が可能となる。たとえばRAMに256×４＝1024
ビツト容量のものを用い、また６回路が１つのケ
ースに収められている１ビツトラツチ論理回路を
用いた場合は、回路の大幅な簡略化が得られる。
193ビツト分の受信デジタル符号例を遅延させる
ために256ビツト×１のRAMを使用した場合の例
であるが、更に容量の大きなRAMや高集積度の
論理ICを用いることにより、回路の大幅な簡略
化が可能となる。たとえばRAMに256×４＝1024
ビツト容量のものを用い、また６回路が１つのケ
ースに収められている１ビツトラツチ論理回路を
用いた場合は、回路の大幅な簡略化が得られる。
以上の説明から分るように、本発明のフレーム
同期パターン検出回路によれば、受信デジタル信
号列中に配置されているすべてのフレーム同期パ
ルスを同一時間に一挙に検出することができるの
で、フレーム同期パターンが極めて短く1ms程度
で得られることになる。そしてたとえば先の実施
例におけるように第１図のようなフレーム同期パ
ターンを検出する場合は（1/2）12しか同期パタ
ーンの誤判定が発生しないため、同期復帰中の誤
判定による待ち時間が皆無となり、ハンチング時
間の大幅な短縮が可能となる。更に検出回路自体
の構成が簡単化され、使用するICは少なくて済
み装置も小型低価格になる利点をも有している。
同期パターン検出回路によれば、受信デジタル信
号列中に配置されているすべてのフレーム同期パ
ルスを同一時間に一挙に検出することができるの
で、フレーム同期パターンが極めて短く1ms程度
で得られることになる。そしてたとえば先の実施
例におけるように第１図のようなフレーム同期パ
ターンを検出する場合は（1/2）12しか同期パタ
ーンの誤判定が発生しないため、同期復帰中の誤
判定による待ち時間が皆無となり、ハンチング時
間の大幅な短縮が可能となる。更に検出回路自体
の構成が簡単化され、使用するICは少なくて済
み装置も小型低価格になる利点をも有している。
第１図は本発明のフレーム同期パルス検出回路
を説明するための1.544Mb／ｓ系１次群PCM信号
のフレームフオーマツトを示す図、第２図は本発
明のフレーム同期パルス検出回路の基本動作を説
明するための簡略化した構成ブロツク図、第３図
は本発明の一実施例の構成を示すブロツクで示し
た図、第４図は第３図の回路動作を説明するため
の図、第５図は本発明に使用する第３図の193分
周のアドレス計数器の構成の一例をブロツクで示
した図である。 記号の説明：３０１は受信デジタル符号列入力
端子、３０２はクロツク入力端子、３０３はタイ
ミング発生回路、、３０４はアドレス計数器、３
１０〜３２１は遅延回路、その内部の１は１ビツ
ト入出力形式のRAM、同じく２は１ビツトのラ
ツチ回路、３３０はナンドゲート、３４０〜３４
５はインバータ、３３０と３４０〜３４５を合せ
てパターン検出回路をそれぞれあらわしている。
を説明するための1.544Mb／ｓ系１次群PCM信号
のフレームフオーマツトを示す図、第２図は本発
明のフレーム同期パルス検出回路の基本動作を説
明するための簡略化した構成ブロツク図、第３図
は本発明の一実施例の構成を示すブロツクで示し
た図、第４図は第３図の回路動作を説明するため
の図、第５図は本発明に使用する第３図の193分
周のアドレス計数器の構成の一例をブロツクで示
した図である。 記号の説明：３０１は受信デジタル符号列入力
端子、３０２はクロツク入力端子、３０３はタイ
ミング発生回路、、３０４はアドレス計数器、３
１０〜３２１は遅延回路、その内部の１は１ビツ
ト入出力形式のRAM、同じく２は１ビツトのラ
ツチ回路、３３０はナンドゲート、３４０〜３４
５はインバータ、３３０と３４０〜３４５を合せ
てパターン検出回路をそれぞれあらわしている。
Claims (1)
- １ 所定のパターンで各フレームにフレーム同期
パルスを配置した１マルチフレームの受信デジタ
ル符号列からフレーム同期パターンを検出する回
路であつて、遅延素子としてランダムアクセスメ
モリを用いた遅延回路を前記１マルチフレーム中
に含まれるフレームの数と同じ数だけ配設し、前
記受信デジタル符号列をアドレス信号により順次
シフトするようにした遅延回路群と、前記受信デ
ジタル符号列に同期するクロツクパルスを前記フ
レームの構成によつて定まる分周比で分周して前
記アドレス信号を発生するアドレス計数回路と、
前記各遅延回路の互いに同じ番地に前記シフトさ
れた受信デジタル符号列中の前記フレーム同期パ
ルスが前記所定のパターンに従つて現われたとき
にこれを検出するパターン検出回路とを有するフ
レーム同期パターン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3770879A JPS55132157A (en) | 1979-03-31 | 1979-03-31 | Frame-synchronous pattern detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3770879A JPS55132157A (en) | 1979-03-31 | 1979-03-31 | Frame-synchronous pattern detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55132157A JPS55132157A (en) | 1980-10-14 |
| JPS6141186B2 true JPS6141186B2 (ja) | 1986-09-12 |
Family
ID=12505016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3770879A Granted JPS55132157A (en) | 1979-03-31 | 1979-03-31 | Frame-synchronous pattern detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55132157A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6090447A (ja) * | 1983-10-24 | 1985-05-21 | Nec Corp | フレ−ム同期回路 |
| JPS62241448A (ja) * | 1986-03-19 | 1987-10-22 | Iwatsu Electric Co Ltd | デ−タ伝送方式 |
| JP2547776B2 (ja) * | 1987-06-26 | 1996-10-23 | 日本電気株式会社 | マルチフレ−ム伝送方式 |
| JPH02162851A (ja) * | 1988-12-15 | 1990-06-22 | Nec Eng Ltd | フレーム同期判定回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368045A (en) * | 1976-11-29 | 1978-06-17 | Nec Corp | Variable length 2-dimensional shift register |
-
1979
- 1979-03-31 JP JP3770879A patent/JPS55132157A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368045A (en) * | 1976-11-29 | 1978-06-17 | Nec Corp | Variable length 2-dimensional shift register |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55132157A (en) | 1980-10-14 |
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