JPH02162851A - フレーム同期判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、同期信号が複数のフレームにまたがっている
分散フレーム（以下、マルチフレームという、）におけ
るフレーム同期判定を行なうフレーム同期判定回路に関
し、特に、遅延回路を用いて分散フレームを等測的に集
中フレームに変換し、ビットｂｙビットでフレーム同期
判定を行なうフレーム同期判定回路に間する。

［従来の技術］ デジタル信号をシリアル伝送する場合、信号の区切りを
認識するためにフレーム同期を判定する必要がある。

第３図は、従来のフレーム同期判定回路においてフレー
ム同期判定を行なう際のタイミングチャートである。

ここで、ｌフレームは５ビツトから構成され、ｌマルチ
フレームは３フレームで構成され、さらに、３ａ、３ｂ
、３ｃの三ビットで、かつ、この順序でフレーム同期と
する。

同図に示すフレーム同期判定回路は、フレーム同期検出
のため、次のような処理を行なっていた。

■人力信号のうち、任意のあるビットをフレーム同期信
号の先頭と仮定し、１マルチフレームにわたるフレーム
同期信号を集める。

■集めたフレーム同期信号が本来の検出用信号であるか
否か判定する。

■判定結果が正しい場合は、■で仮定したフレーム同期
信号の先頭を基準としてフレーム同期がとれたものとす
る。

■しかし、集めたフレーム同期信号から本来の検出用信
号が検出されなければ、先頭のビットを１ビツトずらし
て以上の判定を行なう。すなわち、さらに１マルチフレ
一ム分のフレーム同期信号を集め、判定を繰り返す。

従って、このような処理を行なう場合、同期確立までの
合計（ＴＯＴＡＬ）ビット数の最大１ａＡは、ｌフレー
ムのビット数をＮ、１マルチフレーム内のフレーム数を
Ｍとすると、 Ａ＝ＮＸＭ２　（ビット） （第３図に示すフレーム／マルチフレーム構成の場合、
Ａ＝５Ｘ３Ｘ３＝４５　　ビット）となっていた。

［解決すべきｇ！題コ 上述した従来のフレーム同期判定回路は、一つのフレー
ムのビット数や一つのマルチフレーム内のフレーム数が
大きくなると、同期確立に多くの時間がかかるという課
題があった。

本発明は、上記課題にかんがみてなされたもので、同期
確立までに要する時間を縮小せしめることが可能なフレ
ーム同期判定回路の提供を目的とする。

［ｒ！！題の解決手段］ 上記目的を達成するため、本発明のフレーム同期判定回
路は、マルチフレームを構成する分散フレームについて
同１１１１検出ビツトのタイミングを合致せしめて遅延
し、各フレームを並列に出力する遅延部と、このｆｌ延
部から並列に出力された各出力信号についてそれぞれを
同期検出ビットの基準ビットと比較し、一致したときに
同門判定とする判定部とを備えた構成としである。

かかる構成とすることにより、分散フレームを等測的に
集中フレームに変換することができ、その結果、集中フ
レームにおいてフレーム同期判定を行なえば良くなる。

［実施例］ 以下、図面にもとづいて本発明の詳細な説明する。

第１図は、本発明の一実施例に係るフレーム同門判定回
路のブロック図、第２図は第１図のフレーム同期判定回
路においてフレーム同期判定を行なう際のタイミングチ
ャートである。

まず、第１図において、１０１，１０２は遅延回路であ
り、遅延回路１０１は人力信号ｌを一定時間遅延して第
２の人力信号２とし、遅延回路１０２は第２の人力信号
２を一定時間遅延して第３の人力信号３とする。また、
１０３は判定回路であり、人力信号１〜３と基準信号４
〜６を人力し、一致した場合に判定結果７を出力する。

上記構成において、人力信号１は遅延回路１０１．１０
２で遅延され、第２の人力信号２と第３の入力信号とな
って判定回路１０３に入力される。この場合、遅延回路
１０１，１０２はｌフレーム分、すなわち５ビツト分の
時間だけ遅延させるため、第２の人力信号２は５ビツト
遅延データとなり、第３の人力信号３はｌＯビット遅延
データとなる。なお、このように遅延させることにより
、同期検出ビットの検出タイミングが一致することにな
る。

一方、判定回路１０３には、同時に基準データ４〜６も
人力されている。従って、この判定回路１０３において
人力信号１〜３と基準データ４〜６が比較判定される。

そして、次々にデータが人力され、一致した時点で判定
回路１０３から判定結果出カフが得られる。

すなわち、判定回路１０３では、人力データが１ビット
人力されるごとに（ビット【）ｙビット）判定を行ない
、その結果、一致したか否かを出力することになる。こ
のため、同門確立までの最大時間Ｂは、 Ｂ＝ＮＸＭ　　（ビット） となり、第３図に示す例では、Ｂ＝５Ｘ３＝　１５（ビ
ット）となる。

これから明らかなように、同門確立までの時間を短縮せ
しめることが可能となる。

なお、本発明は上記実施例に限定されるものでなく、要
旨の範囲内における種々変形例を含むものである０例え
ば、上述の実施例では、同じ遅延時間の遅延回路を二つ
直列に接続しているが、遅延時間の異なる遅延回路を並
列に接続して第２および第３の人力信号を得る構成とす
ることもできる。

［発明の効果］ 以上説明したように本発明は、遅延部を用いて分散フレ
ームを等測的に集中フレームとして扱うことにより、フ
レーム同期確立の時間を短縮せしめることが可能なフレ
ーム同期判定回路を提供できるという効果がある。

また、特に実際の通信回線におけるフレーム構成は長く
、しかも雑音によってデータが誤る場合も多いので、従
来のフレーム同期判定回路に比べて実質的なフレーム同
期時間を大幅に縮めることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例に係るフレーム同期判定回路
のブロック図、第２図は第１図のフレーム同期判定回路
においてフレーム同期判定を行なう際のタイミングチャ
ート、第３図は従来のフレーム同期判定回路においてフ
レーム同期判定を行なう際のタイミングチャートである
。 １０１．１０２：遅延回路 二判定回路

Claims (1)

【特許請求の範囲】
1. マルチフレームを構成する分散フレームについて同期検
   出ビットのタイミングを合致せしめて遅延し、各フレー
   ムを並列に出力する遅延部と、この遅延部から並列に出
   力された各出力信号についてそれぞれを同期検出ビット
   の基準ビットと比較し、一致したときに同期判定とする
   判定部とを具備することを特徴とするフレーム同期判定
   回路。