JPS58107753A - 受信信号フレ−ム同期回路 - Google Patents
受信信号フレ−ム同期回路Info
- Publication number
- JPS58107753A JPS58107753A JP56208526A JP20852681A JPS58107753A JP S58107753 A JPS58107753 A JP S58107753A JP 56208526 A JP56208526 A JP 56208526A JP 20852681 A JP20852681 A JP 20852681A JP S58107753 A JPS58107753 A JP S58107753A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- frame
- circuit
- synchronism
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタルデータ通信におりる受Ｏ！４信号同
期確立方式に関し、特にに箇（ｋ〉２であり正の整数）
の互いに異つ走初期設定東件を有する同期ループを同時
並列動作させることによって受信フレーム同期の引込み
時間が短縮するように構成した受信信号フレーム同期回
路に関する。
期確立方式に関し、特にに箇（ｋ〉２であり正の整数）
の互いに異つ走初期設定東件を有する同期ループを同時
並列動作させることによって受信フレーム同期の引込み
時間が短縮するように構成した受信信号フレーム同期回
路に関する。
ディジタルデータを受信する場合、時間軸上に配列され
たシリアルデータタｌのそれぞれを判別して内容を区分
する必要がメジ、時間軸上の個々のデータを区分するた
めにフレーム同期信号が送信側で挿入されている。受信
側では７レ一五同期に同期させてフレー五カウンタを動
作させ、このフレームカウンタのフライホイール動作を
利用してフレーム同期を確立する。
たシリアルデータタｌのそれぞれを判別して内容を区分
する必要がメジ、時間軸上の個々のデータを区分するた
めにフレーム同期信号が送信側で挿入されている。受信
側では７レ一五同期に同期させてフレー五カウンタを動
作させ、このフレームカウンタのフライホイール動作を
利用してフレーム同期を確立する。
フレーム同期信号の形式、およびフレーム同期信号のデ
ータへの挿入方法には種々の形ｍがあゐとはいえ、いず
れも一定の時間間隔毎に同期の確立を判定している点は
変らない、依って、本発明においてはＮビット毎にデー
タを区分し、それぞれに状Ｓ％ｌＩを挿入すゐ７レ一ム
同期方式を採用する。採用しえフレーム同期方式の原理
＃ｉ企知であ〕、以下第１図に従って説明するような動
作をする。
ータへの挿入方法には種々の形ｍがあゐとはいえ、いず
れも一定の時間間隔毎に同期の確立を判定している点は
変らない、依って、本発明においてはＮビット毎にデー
タを区分し、それぞれに状Ｓ％ｌＩを挿入すゐ７レ一ム
同期方式を採用する。採用しえフレーム同期方式の原理
＃ｉ企知であ〕、以下第１図に従って説明するような動
作をする。
第１図は従来から採用されている公知のフレーム同期方
式の基本的構成であゐ、データＩＦｉ外部から比較回路
１０１に加えられ、フレームカウンタ１０４からのパル
ス信号Ｔと比較される、クロック信号３は外部から禁止
回路１２３を介してパルス信号４とｅ、ａ、フレームカ
ウンタ１０４に加えられる。フレームカウンタ１（１４
はフレーム同期信号に同期し大周期で動作するカラｙり
であ参同期が確立されている時ＫＦｉＮ箇のデータビッ
ト毎にパルス信号１をひとったり出方するが、同期が確
立されていない時には各データビット毎にパルス信号Ｔ
を出力する。パルス信号１は７ヒ一ム同期信号に相幽す
る４のである。フレームカウンタ１＠４ｔｉパルス信号
Ｔのほかにパルス信号・を出力するが、パルス信号−は
フレーム同期信号の挿入された位置を示す７レームパル
スとして使用される。入力されなデータ信号１とフレー
ムカウンタ１・４からのパルス信号７とを比較回路１・
１で比較すれば、比較結果を表わすパルス信号宜が得ら
れる。ｅのパルス信号２は同期判定回路１・２と禁止回
路１０５へ加えられ為、同期判定回路１・１へ加えられ
たパルス信号２が同期確立状態を表わしている場合、同
期判定回路１０２は直ちに同期の確立を表わすパルス信
号５を出す、この信号は禁止回路１・Ｓへ加えられ、禁
止回路１・ｌは禁止を表わすパルス信号・が禁止回路１
（ｌへ加えられ、ｌＩｃ１を禁止する、したがって禁止
回路１ＯＳ（へ加えられ大クーツタ信号Ｓはそのｔ重パ
ルス儒号４としてフレームカウンタ１ｏ４に加えられ為
、フレームカウンタ１０４はＮピッ ；□トＯ
岡期を有すゐカウンタであるため、Ｎビット１１にひと
つのパルス信号Ｔを出力する１次に、同期判定回路１０
２へ加えられたパルス信号２が同期未確立状態を表わし
ている場合には同期判定回路１０２からのパルス信号５
は同期の未確立を表わす。パルス信号ＩＫ応じて禁止回
路１０５によつ゛で得られ良パルス信号＠は禁止回路１
０３へ加えられ、りｐツク信号３がパルス信号４となる
のを禁止すムこの場合、７レームカウンタ１０４は動作
を１ビツトだゆ停止し、その内容の位相は！ピット分だ
け遅れる。すなわち、７レームカウンタ１０４の内容Ｆ
ｉｉビットだけうしろにシフトする。
式の基本的構成であゐ、データＩＦｉ外部から比較回路
１０１に加えられ、フレームカウンタ１０４からのパル
ス信号Ｔと比較される、クロック信号３は外部から禁止
回路１２３を介してパルス信号４とｅ、ａ、フレームカ
ウンタ１０４に加えられる。フレームカウンタ１（１４
はフレーム同期信号に同期し大周期で動作するカラｙり
であ参同期が確立されている時ＫＦｉＮ箇のデータビッ
ト毎にパルス信号１をひとったり出方するが、同期が確
立されていない時には各データビット毎にパルス信号Ｔ
を出力する。パルス信号１は７ヒ一ム同期信号に相幽す
る４のである。フレームカウンタ１＠４ｔｉパルス信号
Ｔのほかにパルス信号・を出力するが、パルス信号−は
フレーム同期信号の挿入された位置を示す７レームパル
スとして使用される。入力されなデータ信号１とフレー
ムカウンタ１・４からのパルス信号７とを比較回路１・
１で比較すれば、比較結果を表わすパルス信号宜が得ら
れる。ｅのパルス信号２は同期判定回路１・２と禁止回
路１０５へ加えられ為、同期判定回路１・１へ加えられ
たパルス信号２が同期確立状態を表わしている場合、同
期判定回路１０２は直ちに同期の確立を表わすパルス信
号５を出す、この信号は禁止回路１・Ｓへ加えられ、禁
止回路１・ｌは禁止を表わすパルス信号・が禁止回路１
（ｌへ加えられ、ｌＩｃ１を禁止する、したがって禁止
回路１ＯＳ（へ加えられ大クーツタ信号Ｓはそのｔ重パ
ルス儒号４としてフレームカウンタ１ｏ４に加えられ為
、フレームカウンタ１０４はＮピッ ；□トＯ
岡期を有すゐカウンタであるため、Ｎビット１１にひと
つのパルス信号Ｔを出力する１次に、同期判定回路１０
２へ加えられたパルス信号２が同期未確立状態を表わし
ている場合には同期判定回路１０２からのパルス信号５
は同期の未確立を表わす。パルス信号ＩＫ応じて禁止回
路１０５によつ゛で得られ良パルス信号＠は禁止回路１
０３へ加えられ、りｐツク信号３がパルス信号４となる
のを禁止すムこの場合、７レームカウンタ１０４は動作
を１ビツトだゆ停止し、その内容の位相は！ピット分だ
け遅れる。すなわち、７レームカウンタ１０４の内容Ｆ
ｉｉビットだけうしろにシフトする。
次のクロツタ信号、３が禁止回路１０Ｂを介してパルス
信号４とな）、フレームカウンタ１０４に加えられた時
には比較回路１０１で入力デーシ信号１とフレームカウ
ンタ１０４からのパルス信号１が比較される。もし、同
期が確立されていれはフレームカウンタ１０４ｒｉＮビ
ツト後にパルス信号Ｔを出力する。同期が確立されてい
ない場合には、上で説明したと同様な操作を行って、次
のビットへ進む、？：、の様にして比較を行うと、最悪
の場合には（Ｎ−１）ビレトだけカランＩの・内容がシ
フトした彼に始めて同期が確立することもあり、最大Ｎ
Ｘ（Ｎ−１）ビットに相轟する長い時間の後に始めて同
期が確立されることＫｔゐ。
信号４とな）、フレームカウンタ１０４に加えられた時
には比較回路１０１で入力デーシ信号１とフレームカウ
ンタ１０４からのパルス信号１が比較される。もし、同
期が確立されていれはフレームカウンタ１０４ｒｉＮビ
ツト後にパルス信号Ｔを出力する。同期が確立されてい
ない場合には、上で説明したと同様な操作を行って、次
のビットへ進む、？：、の様にして比較を行うと、最悪
の場合には（Ｎ−１）ビレトだけカランＩの・内容がシ
フトした彼に始めて同期が確立することもあり、最大Ｎ
Ｘ（Ｎ−１）ビットに相轟する長い時間の後に始めて同
期が確立されることＫｔゐ。
このような同期の確立方法は、１ビツトシフト法と呼ｄ
れよく知られえ既ｉの方法である。１ビツトシフト法で
はまず最初にデータと７レームカウンタ出力とを１ビツ
トずつ比較し、同期パルスが検出され大後に始めてＮビ
ット毎に比較を行う。
れよく知られえ既ｉの方法である。１ビツトシフト法で
はまず最初にデータと７レームカウンタ出力とを１ビツ
トずつ比較し、同期パルスが検出され大後に始めてＮビ
ット毎に比較を行う。
この方法の欠点は既に説明したように、同期の確立に蟹
すみアレー五同期ハンティング過程の時間が非常に長い
事である。
すみアレー五同期ハンティング過程の時間が非常に長い
事である。
本発明の目的は、従来の受信信号フレーム同期方式にお
ける長い同期引込み時間を改善するために煙い同期確立
時間を有する受信信号フレーム同期回路を提供すること
にある。
ける長い同期引込み時間を改善するために煙い同期確立
時間を有する受信信号フレーム同期回路を提供すること
にある。
前記−的を達成する大めに、本発明による受信信号フレ
ーム同期回路は第１から第ｋ（ｋ〉ｚであ）正Ｏ整数）
まてのに箇のフレー五カウンタと、前記に箇のフレーム
カウンタのそれぞれをひとつの入力デー−信号に同期せ
しめるために設置した、前記に箇のフレームカウンタの
それぞれを含み、さらにこれに刺応した第１から＠ｋｔ
でのに箇の比較回路と同期判定回路とを共に含む第１か
ら第ｋまでのに箇の同期ループと、前記第１から第ｋま
でのいずれかの同期ループによってフレーム同期が確立
したときに受信信号のフレーム同期が確立し大と判断す
るひとつの判定回路とから構成されている。
ーム同期回路は第１から第ｋ（ｋ〉ｚであ）正Ｏ整数）
まてのに箇のフレー五カウンタと、前記に箇のフレーム
カウンタのそれぞれをひとつの入力デー−信号に同期せ
しめるために設置した、前記に箇のフレームカウンタの
それぞれを含み、さらにこれに刺応した第１から＠ｋｔ
でのに箇の比較回路と同期判定回路とを共に含む第１か
ら第ｋまでのに箇の同期ループと、前記第１から第ｋま
でのいずれかの同期ループによってフレーム同期が確立
したときに受信信号のフレーム同期が確立し大と判断す
るひとつの判定回路とから構成されている。
以下に本発ｖ１４による受信信号フレーム同期回路ｔさ
らに詳しく説明する。
らに詳しく説明する。
第２図は本発明による受信信号フレーム同期回路の一実
施例を示す図である。第鵞図において、第１のフレーム
カウンタ２０４は第１の比較回路２０１＃および第１の
同期判定回路２６２と共に第１の同期ループを形成して
いる。また、第２の７レームカウンタ３０４ｔ！第３の
比較回路３０１゜および第２の同期判定回路３０２と共
Ｋｇ！の同期ループを形成している。第１の同期ループ
シよび第２の同期ループにはそれぞれデータ１およびり
９ツク信号３が加えられている。Ｍｌの同期ループには
第１ｗＡＫ示した公知の同期ループに含まれている禁止
回路１０３と同様な機能をもった禁止回路２０３．訃よ
び第１図に示した公知の同期ループに含まれている禁止
回路１０５と同様な機能をもつ九禁止回路２０５がそれ
ぞれ含まれている。第２の同期ループにｉｊ＠１図に示
し六公知の同期ループＫｔ−＊れている禁止回路１０３
と同様な機能をもつ菱禁止回路３０３．およびｔａ１図
に示し大公知の同期ループに含まれている禁止回路１０
５と同様な機能をもつ九禁止回路３０５がそれぞれ含ま
れている。フレームカウンタ２０４およびｓ０４は第１
図に示した公知のフレームカウンタ１０４のもっている
機能のほかに新たなリセット機能を備え、り七ット用の
パルス信号３ｓＫよってＶ＊ラットれゐ。ＯＲ回路５０
２はＭｌの同期ループまたは第２の同期ルーツのいずれ
かで同期が確立した場合、い・ま一方のフレームカウン
タ ［を初期設定するための０ＲＩｌｌｉｌ
ｌｌを有するゲート回路であゐ、第１のフレームカウン
タ２０４、あるいは鯖２のフレームカウンタ３０４のい
ずれ−１５１によって同期が確立した場合、確立され九
同期信号がパルス信号２０か３８かに応じてスイッチン
グ回路Ｓ０１を切換え、出力パルス信号４ｏを得る。
施例を示す図である。第鵞図において、第１のフレーム
カウンタ２０４は第１の比較回路２０１＃および第１の
同期判定回路２６２と共に第１の同期ループを形成して
いる。また、第２の７レームカウンタ３０４ｔ！第３の
比較回路３０１゜および第２の同期判定回路３０２と共
Ｋｇ！の同期ループを形成している。第１の同期ループ
シよび第２の同期ループにはそれぞれデータ１およびり
９ツク信号３が加えられている。Ｍｌの同期ループには
第１ｗＡＫ示した公知の同期ループに含まれている禁止
回路１０３と同様な機能をもった禁止回路２０３．訃よ
び第１図に示した公知の同期ループに含まれている禁止
回路１０５と同様な機能をもつ九禁止回路２０５がそれ
ぞれ含まれている。第２の同期ループにｉｊ＠１図に示
し六公知の同期ループＫｔ−＊れている禁止回路１０３
と同様な機能をもつ菱禁止回路３０３．およびｔａ１図
に示し大公知の同期ループに含まれている禁止回路１０
５と同様な機能をもつ九禁止回路３０５がそれぞれ含ま
れている。フレームカウンタ２０４およびｓ０４は第１
図に示した公知のフレームカウンタ１０４のもっている
機能のほかに新たなリセット機能を備え、り七ット用の
パルス信号３ｓＫよってＶ＊ラットれゐ。ＯＲ回路５０
２はＭｌの同期ループまたは第２の同期ルーツのいずれ
かで同期が確立した場合、い・ま一方のフレームカウン
タ ［を初期設定するための０ＲＩｌｌｉｌ
ｌｌを有するゲート回路であゐ、第１のフレームカウン
タ２０４、あるいは鯖２のフレームカウンタ３０４のい
ずれ−１５１によって同期が確立した場合、確立され九
同期信号がパルス信号２０か３８かに応じてスイッチン
グ回路Ｓ０１を切換え、出力パルス信号４ｏを得る。
データ１１１＠１の比較回路２６１および第３の比較回
路３０１へ同時に加えられる。クロック信号３Ｆｉ第１
の７レームカウンタ２０４訃よび第２のフレームカウン
タ３０４へ同時に加えられる、禁止回路２０３と２０１
を含み、第１の比較回路２０１、第１の同期判定回路２
・２．および萬−１の７レームカウンタ２０４よ〕成る
第１の同期ループはクロック信号３に応じて入力データ
１との間に同期を確立する友めの１ビツトジアド法のハ
ンティングプ交七スを行う。また、禁止回路３０３と１
０５を含み、第２ノ比較回路３ｏ１゜第２の一１期判定
１略３０２．＆よび第２の７レームカウンタ＄０４よ構
成る第２の同期ループも、第１の同期ループと同様な１
ビツトシフト法のハンティングプロセスを行う。この場
合、第１の同期ループと第２の同期ループとは異った時
刻から前述のハンティングプロ竜スを開始する。したが
りて、確率的にみれば最悪の場合でも（Ｎ−１）ビット
稜よシも早い時点、これをＭビットとおけばＭビット後
に同期が確立される。第１の同期判定回路２０２から得
られる同期判定用のパルス信号２１．あるい社第２の同
期判定回路３０２から得られる同期判定用のパルス信号
３５のうち、どちらかが同期の確立を表わしているとす
れば、同期の確立を表わしている方の同期判定用パルス
信号がＯＲ回路ｓＯ２を介してゲートされ、パルス信号
３ｓが得られる。パルス信号５ｓＦｉ第１の７レームカ
ウンタ２０４および第２のフレームカウンタ３・４の双
方を同時にリセットすゐ、このとき同期が確立された７
レームカウンタからのパルス信号２１１ｔ＆は３８がス
イッチング回路５０１を介して出力パルス信号４０とな
る。
路３０１へ同時に加えられる。クロック信号３Ｆｉ第１
の７レームカウンタ２０４訃よび第２のフレームカウン
タ３０４へ同時に加えられる、禁止回路２０３と２０１
を含み、第１の比較回路２０１、第１の同期判定回路２
・２．および萬−１の７レームカウンタ２０４よ〕成る
第１の同期ループはクロック信号３に応じて入力データ
１との間に同期を確立する友めの１ビツトジアド法のハ
ンティングプ交七スを行う。また、禁止回路３０３と１
０５を含み、第２ノ比較回路３ｏ１゜第２の一１期判定
１略３０２．＆よび第２の７レームカウンタ＄０４よ構
成る第２の同期ループも、第１の同期ループと同様な１
ビツトシフト法のハンティングプロセスを行う。この場
合、第１の同期ループと第２の同期ループとは異った時
刻から前述のハンティングプロ竜スを開始する。したが
りて、確率的にみれば最悪の場合でも（Ｎ−１）ビット
稜よシも早い時点、これをＭビットとおけばＭビット後
に同期が確立される。第１の同期判定回路２０２から得
られる同期判定用のパルス信号２１．あるい社第２の同
期判定回路３０２から得られる同期判定用のパルス信号
３５のうち、どちらかが同期の確立を表わしているとす
れば、同期の確立を表わしている方の同期判定用パルス
信号がＯＲ回路ｓＯ２を介してゲートされ、パルス信号
３ｓが得られる。パルス信号５ｓＦｉ第１の７レームカ
ウンタ２０４および第２のフレームカウンタ３・４の双
方を同時にリセットすゐ、このとき同期が確立された７
レームカウンタからのパルス信号２１１ｔ＆は３８がス
イッチング回路５０１を介して出力パルス信号４０とな
る。
パルス信号３０によって同時にリセットされた第１のフ
レームカウンタ２０４および第２のフレームカラン゛り
３０４ｆｌそれぞれ異り光値に初期設定されるため、同
期を確立するに要する比較ビットの数Ｍは（Ｎ−１）よ
シも小さな値となる。ζとて、（Ｎ−１）Ｆｉ第１図に
示した公知の受信信号７レ一五同期方式における同期確
立に要する比較ビットの数である、したがって第２図に
示した実施１１４１！では同期を引込むに要する時間は
ＭＸＮ（Ｍ＜Ｎ−１）で与えられ、従来の受信信号フレ
ーム同期方式における同期引込み時間Ｎ（Ｎ−１）よシ
も短縮される。
レームカウンタ２０４および第２のフレームカラン゛り
３０４ｆｌそれぞれ異り光値に初期設定されるため、同
期を確立するに要する比較ビットの数Ｍは（Ｎ−１）よ
シも小さな値となる。ζとて、（Ｎ−１）Ｆｉ第１図に
示した公知の受信信号７レ一五同期方式における同期確
立に要する比較ビットの数である、したがって第２図に
示した実施１１４１！では同期を引込むに要する時間は
ＭＸＮ（Ｍ＜Ｎ−１）で与えられ、従来の受信信号フレ
ーム同期方式における同期引込み時間Ｎ（Ｎ−１）よシ
も短縮される。
＃Ｉ２図に示す実施態様でｄ２箇の同期ループから構成
された受信信号フレー五同期方式に関して説明し九が、
一般にに箇（ｋ〉！で６９正の整数）の同期ループを含
む受信信号ループから構成された受信信号フレーム同期
方式にも本発明社適用で゛きる。また、第２図に示す実
施態様では型筒の受信信号フレーム同期ループのうちの
いずれかによって同期が確立されると、確立され九同期
信号によってすべての７レームカウンタが同期にリセッ
トされ、それぞれ異った値、に初期設定されるが、ｋ箇
のフレームカウンタを備えた受信信号フレーム同期方式
においてもそれぞれのフレームカウンタは同時に異つえ
値に初期設定される。仁のため、ｋＯ値が増加するに従
って同期を確立するに賛する引込み時間が短縮される率
は大きくなる。
された受信信号フレー五同期方式に関して説明し九が、
一般にに箇（ｋ〉！で６９正の整数）の同期ループを含
む受信信号ループから構成された受信信号フレーム同期
方式にも本発明社適用で゛きる。また、第２図に示す実
施態様では型筒の受信信号フレーム同期ループのうちの
いずれかによって同期が確立されると、確立され九同期
信号によってすべての７レームカウンタが同期にリセッ
トされ、それぞれ異った値、に初期設定されるが、ｋ箇
のフレームカウンタを備えた受信信号フレーム同期方式
においてもそれぞれのフレームカウンタは同時に異つえ
値に初期設定される。仁のため、ｋＯ値が増加するに従
って同期を確立するに賛する引込み時間が短縮される率
は大きくなる。
【図面の簡単な説明】
第１図は公知の受信信号フレーム同期方式の基本的構成
を示す図である。 第３図は本発明における２箇のフレーム同期ループを有
する一実施態様の基本的構成を示す図である。 ７レームカウンタ：１Ｇ４，２０４，３０４比較回路
：１０１，２０１，３０１同期判定回銘 ：１
０２，２０２．３（１禁止回路 ：１０３，１０
５，２０３゜２０５．３０３，３０５ スイッチ′ング回路：５０１ ＯＲ回路 ：５０２ 特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽
を示す図である。 第３図は本発明における２箇のフレーム同期ループを有
する一実施態様の基本的構成を示す図である。 ７レームカウンタ：１Ｇ４，２０４，３０４比較回路
：１０１，２０１，３０１同期判定回銘 ：１
０２，２０２．３（１禁止回路 ：１０３，１０
５，２０３゜２０５．３０３，３０５ スイッチ′ング回路：５０１ ＯＲ回路 ：５０２ 特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽
Claims (1)
- 【特許請求の範囲】 （１（第１から第ｋ（ｋ〉２であ夛正の整数）までのに
箇の７レームカウンタと、前記に箇の７レームカウンタ
のそれぞれをひとつの入力データ信号に同期せしめるた
めに設置した、紡記に箇のフレームカウンタのそれぞれ
を含み、さらにこれに対応したＷ、１から第ｋｆｉでの
に箇の比較回路と同期判定回路とを共に含む第１から第
ｋまでのに箇の同期ループと。 前記第１から第ｋまでのいずれかの同期ループによって
フレーム同期が確立したときに受信信号のフレーム同期
が確立したと判断するひとつの判定回路とから構成した
受信信号フレーム同期回路。 （２、特許請求の範囲第１項で請求されたフレーム同期
回路であって、フレーム同期がはずれた時に前記第１か
ら第ｋｔでのに箇のフレームカウンタの内容を互いに同
期確立時間が短縮されるように初期設定してからフレー
ム四□ 期ハンティング過程に移行するように構成した
受信信号フレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208526A JPS58107753A (ja) | 1981-12-22 | 1981-12-22 | 受信信号フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208526A JPS58107753A (ja) | 1981-12-22 | 1981-12-22 | 受信信号フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107753A true JPS58107753A (ja) | 1983-06-27 |
Family
ID=16557637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56208526A Pending JPS58107753A (ja) | 1981-12-22 | 1981-12-22 | 受信信号フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107753A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2569324A1 (fr) * | 1984-08-17 | 1986-02-21 | Cit Alcatel | Procede et dispositif de synchronisation de trame |
| FR2575015A2 (fr) * | 1984-12-14 | 1986-06-20 | Cit Alcatel | Procede et dispositif de synchronisation de trame |
| JPS63226147A (ja) * | 1987-03-16 | 1988-09-20 | Nippon Telegr & Teleph Corp <Ntt> | ブロツク同期方式 |
-
1981
- 1981-12-22 JP JP56208526A patent/JPS58107753A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2569324A1 (fr) * | 1984-08-17 | 1986-02-21 | Cit Alcatel | Procede et dispositif de synchronisation de trame |
| FR2575015A2 (fr) * | 1984-12-14 | 1986-06-20 | Cit Alcatel | Procede et dispositif de synchronisation de trame |
| JPS63226147A (ja) * | 1987-03-16 | 1988-09-20 | Nippon Telegr & Teleph Corp <Ntt> | ブロツク同期方式 |
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