JPS60224342A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
- Publication number
- JPS60224342A JPS60224342A JP59081608A JP8160884A JPS60224342A JP S60224342 A JPS60224342 A JP S60224342A JP 59081608 A JP59081608 A JP 59081608A JP 8160884 A JP8160884 A JP 8160884A JP S60224342 A JPS60224342 A JP S60224342A
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- JP
- Japan
- Prior art keywords
- frame
- circuit
- signal
- counter
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0617—Systems characterised by the synchronising information used the synchronising signal being characterised by the frequency or phase
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は時分割多重伝送に用いられるフレーム同期回路
に関する。特にマルチフレーム同期ノ々タン照合の簡単
化に関する。
に関する。特にマルチフレーム同期ノ々タン照合の簡単
化に関する。
（従来技術の説明〕
一般に複数チャネルの信号を時分割多重伝送する場合に
、多重化された信号を受信側で各チャネル毎に分離する
ためフレーム同期方式が用いられる。これは、多重化す
る側では各チャネルの一定周期毎にフレーム同期用ビッ
トを付加し、多重化信号を分離する側ではこのフレーム
同期用ビットを検出することにより、各チャネルのビッ
ト位置を判定する方法である。この場合、分離側ではフ
レーム同期用ビットを検出するためにフレーム同期回路
が必要となる。
、多重化された信号を受信側で各チャネル毎に分離する
ためフレーム同期方式が用いられる。これは、多重化す
る側では各チャネルの一定周期毎にフレーム同期用ビッ
トを付加し、多重化信号を分離する側ではこのフレーム
同期用ビットを検出することにより、各チャネルのビッ
ト位置を判定する方法である。この場合、分離側ではフ
レーム同期用ビットを検出するためにフレーム同期回路
が必要となる。
従来ＰＣＭ通信方式で用いられている１、５４４Ｍ（ｂ
ｉｔ／５ｅｃ） Ｐ ＣＭのフレーム構成について述べ
る。
ｉｔ／５ｅｃ） Ｐ ＣＭのフレーム構成について述べ
る。
第１図の各フレームは（イ）のようにフレーム同期ビッ
トの１ビツトＦを含む１９３ビツトよりなり、さらに１
２フレームで１マルチフレーム（ロ）を構成する。従来
の、ＰＣＭ−２４方式ではこのようなフレーム構成に対
し、図示Ｆ１、Ｆ３、Ｆ５、Ｆ７、Ｆ９、Ｆｉｌの奇数
フレーム毎の「１」、「０」反転バタンによりまずフレ
ーム同期をとり、その後フレーム単位の「シフト」を行
ってマルチフレーム同期をとっている。この方法ではフ
レーム同期を「１」、「０」交互のバタンでのみ行って
いるため、 （］） ２ｋＨｚ前後の単一トーン入力に対して擬似同
期の可能性がある、 （２）同期引込み時間が長い、 などの問題点がある。
トの１ビツトＦを含む１９３ビツトよりなり、さらに１
２フレームで１マルチフレーム（ロ）を構成する。従来
の、ＰＣＭ−２４方式ではこのようなフレーム構成に対
し、図示Ｆ１、Ｆ３、Ｆ５、Ｆ７、Ｆ９、Ｆｉｌの奇数
フレーム毎の「１」、「０」反転バタンによりまずフレ
ーム同期をとり、その後フレーム単位の「シフト」を行
ってマルチフレーム同期をとっている。この方法ではフ
レーム同期を「１」、「０」交互のバタンでのみ行って
いるため、 （］） ２ｋＨｚ前後の単一トーン入力に対して擬似同
期の可能性がある、 （２）同期引込み時間が長い、 などの問題点がある。
これらの問題点を防ぐ一つの手段として、全フレーム同
期ビットを一度にチェックする並列同期バタン検出法が
知られている。これは第２図のように人力データａの遅
延回路を設けたものであり、この遅延回路から１９３ビ
ツト毎に１２ビツトの並列信号を取出し、この１２ビツ
トをマルチフレーム同期バタンと比較することによりフ
レーム同期引込みを行う方法である。第２図における図
面符号１１（縦続構成）は各々１９３ビツトの遅延回路
であり、通常はシフトレジスタで構成される。同図中の
１２は同期バタン検出回路であり、ｒｌｏｏｏｌｌｏｌ
ｌｌｏｏＪのピノドパクンを検出する。１３は同期保護
回路でフレーム同期の安定化を図るために用いられる。
期ビットを一度にチェックする並列同期バタン検出法が
知られている。これは第２図のように人力データａの遅
延回路を設けたものであり、この遅延回路から１９３ビ
ツト毎に１２ビツトの並列信号を取出し、この１２ビツ
トをマルチフレーム同期バタンと比較することによりフ
レーム同期引込みを行う方法である。第２図における図
面符号１１（縦続構成）は各々１９３ビツトの遅延回路
であり、通常はシフトレジスタで構成される。同図中の
１２は同期バタン検出回路であり、ｒｌｏｏｏｌｌｏｌ
ｌｌｏｏＪのピノドパクンを検出する。１３は同期保護
回路でフレーム同期の安定化を図るために用いられる。
１４は１／１９３分周カウンタ、１５は１ノ１２分周カ
ウンタであり、これにより構成されるフレームカウンタ
で、フレーム同期バタンの検出によりリセットされた後
入力データのフレーム位相に同期したアドレス信号Ｃを
出力する。
ウンタであり、これにより構成されるフレームカウンタ
で、フレーム同期バタンの検出によりリセットされた後
入力データのフレーム位相に同期したアドレス信号Ｃを
出力する。
この従来例回路によれば、フレーム同期の段階を経ずに
直接マルチフレーム同期引込みを行うことが可能なため
、前記２つの問題点は解決できるが、遅延回路として１
９３ビツトのシフトレジスタが１１回路も必要となり、
この１９３ビツトシフトレジスタは複数のＩＣなどを組
合せて実現する必要があるので、全体として回路規模が
大きくなってしまう問題点があった。
直接マルチフレーム同期引込みを行うことが可能なため
、前記２つの問題点は解決できるが、遅延回路として１
９３ビツトのシフトレジスタが１１回路も必要となり、
この１９３ビツトシフトレジスタは複数のＩＣなどを組
合せて実現する必要があるので、全体として回路規模が
大きくなってしまう問題点があった。
本発明は、前記の問題点を解決するものであり、誤同期
のおそれがなく同期引込み時間が短く、かつ簡単な構成
で実現できるフレーム同期回路を捉供することを目的と
する。
のおそれがなく同期引込み時間が短く、かつ簡単な構成
で実現できるフレーム同期回路を捉供することを目的と
する。
本発明によるフレーム同期回路は、入力データ信号を蓄
える書込み読出し可能メモリ （ＲＡＭ）と、クロック
信号をフレーム周期に分周するフレームカウンタと、フ
レームカウンタの出力によりフレーム同期パタンを発生
する同期バタン発生回路を備え、ＲＡＭへの書込みは入
力データ信号の１ビツト毎に行い、ＲＡＭからの読出し
は前記フレームカウンタからのアドレス信号により高速
に行い、同期バタン発生回路の出力と前記ＲＡＭからの
読出しデータ信号とを比較して合致するように同期引込
みを行うことを特徴とする。
える書込み読出し可能メモリ （ＲＡＭ）と、クロック
信号をフレーム周期に分周するフレームカウンタと、フ
レームカウンタの出力によりフレーム同期パタンを発生
する同期バタン発生回路を備え、ＲＡＭへの書込みは入
力データ信号の１ビツト毎に行い、ＲＡＭからの読出し
は前記フレームカウンタからのアドレス信号により高速
に行い、同期バタン発生回路の出力と前記ＲＡＭからの
読出しデータ信号とを比較して合致するように同期引込
みを行うことを特徴とする。
以下、添付図面を参照して本発明の実施例について詳細
に説明する。第３図は本発明によるフレーム同期回路の
実施例を示すブロック構成図である。第３図において２
１は１マルチフレームすなわち２３１６ビツト（１９３
ビツト×１２フレーム）以上のメモリ容量を持つ書込み
・跣出し可能なメモリ（ＲＡＭ）、２６は１／１９３分
周カウンタ、２７は１／１２分周カウンタである。
に説明する。第３図は本発明によるフレーム同期回路の
実施例を示すブロック構成図である。第３図において２
１は１マルチフレームすなわち２３１６ビツト（１９３
ビツト×１２フレーム）以上のメモリ容量を持つ書込み
・跣出し可能なメモリ（ＲＡＭ）、２６は１／１９３分
周カウンタ、２７は１／１２分周カウンタである。
入力データａはＲＡＭ２１に入力し、ＲＡＭ２１の出力
は同期バタン比較回路２２に入力する。入力クロックｂ
は１／１９３分周カウンタ２６および２４に入力する。
は同期バタン比較回路２２に入力する。入力クロックｂ
は１／１９３分周カウンタ２６および２４に入力する。
１／１９３分周カウンタ２６の出力はＲＡＭ２１および
１／１２分周カウンタ２７に入力する。１／１２分周カ
ウンタ２７の出力は上記ＲＡＭ２１および同期バタン発
生回路２８に入力する。同期バタン発生回路２８の出力
は前記同期バタン比較回路２２に入力する。同期バタン
比較回路２２の出力は同期保護回路２３を介して１／１
９３分周カウンタ２４と１／１２分周カウンタ２５に結
合する。１／１９３分周カウンタ２４の出力は１／１２
分周カウンタ２５を介して同期保護カウンタ２３に入力
する。高速クロックｄは１／１２分周回路２７に入力し
、Ｃは同期保護回路２３の同期確立信号出力である。Ｒ
Ａ Ｍ２１内のメモリ配置を第４図に示す。第３図のフ
レーム同期回路に入力された入力データａはＡｏ、ＡＩ
、Ａ２、−−−−−−−Ａ１，２、Ｂ、、Ｂ１−−−−
−−とｌビット毎にＲＡＭへの書込みが行われ、最終ビ
ア）Ｌｌ、２の次は再びＡｏへ書込まれる。
１／１２分周カウンタ２７に入力する。１／１２分周カ
ウンタ２７の出力は上記ＲＡＭ２１および同期バタン発
生回路２８に入力する。同期バタン発生回路２８の出力
は前記同期バタン比較回路２２に入力する。同期バタン
比較回路２２の出力は同期保護回路２３を介して１／１
９３分周カウンタ２４と１／１２分周カウンタ２５に結
合する。１／１９３分周カウンタ２４の出力は１／１２
分周カウンタ２５を介して同期保護カウンタ２３に入力
する。高速クロックｄは１／１２分周回路２７に入力し
、Ｃは同期保護回路２３の同期確立信号出力である。Ｒ
Ａ Ｍ２１内のメモリ配置を第４図に示す。第３図のフ
レーム同期回路に入力された入力データａはＡｏ、ＡＩ
、Ａ２、−−−−−−−Ａ１，２、Ｂ、、Ｂ１−−−−
−−とｌビット毎にＲＡＭへの書込みが行われ、最終ビ
ア）Ｌｌ、２の次は再びＡｏへ書込まれる。
またＲＡＭからの読出しはＡｏ 、Ｂｅ 、Ｃｏ −−
−−−Ｌｏと列方向に行い、フレーム同期バタンの検出
はこの列方向に読出したビンドパクンをフレーム同期バ
タンと比較することにより行う。１／１９３分周カウン
タ２６は、入力データａと同期した入力クロツクｂを１
／１９３分周してＲＡＭの行方向アドレス信号を作成し
、１７１２分周カウンタ２７はｌ／１９３分周カウンタ
２６の出力および入カクロソクｂの１３倍以上の高速ク
ロックｄを１７１２分周してＲＡＭ２１の列方向アドレ
ス信号を作成する。
−−−Ｌｏと列方向に行い、フレーム同期バタンの検出
はこの列方向に読出したビンドパクンをフレーム同期バ
タンと比較することにより行う。１／１９３分周カウン
タ２６は、入力データａと同期した入力クロツクｂを１
／１９３分周してＲＡＭの行方向アドレス信号を作成し
、１７１２分周カウンタ２７はｌ／１９３分周カウンタ
２６の出力および入カクロソクｂの１３倍以上の高速ク
ロックｄを１７１２分周してＲＡＭ２１の列方向アドレ
ス信号を作成する。
同期バタン発生回路２８は、１７１２分周回路２７がら
の列方向アドレス信号により前記第１図におけるマルチ
フレーム同期バタンをＦ２、Ｆ８、Ｆ４、−−−−−−
− Ｆ 、□、Ｆｌの順序で発生する。同期バタン比較
回路２２は、前記同期バタン発生回路２８の出力とＲＡ
Ｍ２１からの出力を比較し、両方が一致した場合には一
致信号を出力する。
の列方向アドレス信号により前記第１図におけるマルチ
フレーム同期バタンをＦ２、Ｆ８、Ｆ４、−−−−−−
− Ｆ 、□、Ｆｌの順序で発生する。同期バタン比較
回路２２は、前記同期バタン発生回路２８の出力とＲＡ
Ｍ２１からの出力を比較し、両方が一致した場合には一
致信号を出力する。
図面符号２４は１／１９３分周カウンタであり、２５の
１７１２分周カウンタとで構成されるフレームカウンタ
で、前記第２図における１４．１５のフレームカウンタ
ト同様、マルチフレーム同期バタンの検出によりリセッ
トされた後入力データのフレーム位相に同期したアドレ
ス信号を出力する。同期保護回路２３はフレーム同期の
安定化を図るために用いられ、フレーム同期外れの状態
では前記単一トーンの擬似バタンなどにより誤同期とな
ラナいよう、また同期引込み中は入力データのビット誤
りにより簡単に同期外れとならないために鰹けである。
１７１２分周カウンタとで構成されるフレームカウンタ
で、前記第２図における１４．１５のフレームカウンタ
ト同様、マルチフレーム同期バタンの検出によりリセッ
トされた後入力データのフレーム位相に同期したアドレ
ス信号を出力する。同期保護回路２３はフレーム同期の
安定化を図るために用いられ、フレーム同期外れの状態
では前記単一トーンの擬似バタンなどにより誤同期とな
ラナいよう、また同期引込み中は入力データのビット誤
りにより簡単に同期外れとならないために鰹けである。
次にＲＡＭ２１への書込み、読出しの制御について説明
する。同期外れ状態においては、書込み、読出しとも１
ビツト毎に行う。今、第４図のメモリ配置において、Ｇ
ｏのビット位置へ入力データを書込む場合のメモリアク
セスのタイミングについての一例を第５図に示す。
する。同期外れ状態においては、書込み、読出しとも１
ビツト毎に行う。今、第４図のメモリ配置において、Ｇ
ｏのビット位置へ入力データを書込む場合のメモリアク
セスのタイミングについての一例を第５図に示す。
第５図においてＡは入力データ信号、ＢはＲＡＭへのア
ドレス信号、ＣはＲＡＭへの書込み信号、ＤはＲＡＭか
らの読出し信号、ＥはＲＡＭから読出したデータ信号と
同期バタン発生回路２８の出力バタンとの比較を行うチ
ェック信号である。
ドレス信号、ＣはＲＡＭへの書込み信号、ＤはＲＡＭか
らの読出し信号、ＥはＲＡＭから読出したデータ信号と
同期バタン発生回路２８の出力バタンとの比較を行うチ
ェック信号である。
この場合、１／１９３分周カウンタ２６の値は０ 、１
／１２分周カウンク２７の値はＧとなっており、それぞ
れのカウンタ出力がＲＡＭ２１のアドレス信号として出
力されている。従ってＲＡＭ２１へはＧｏのビット位置
へ、メモリライト信号Ｃのタイミングで入力データ信号
Ａの書込みを行う。次に、メモリリード信号りと同期し
た高速クロックｄが１ノ１２分周カウンタ２７に入力さ
れる。この高速クロックｄは入力データ信号１ビツトに
対して１２個のパルスを有しており、１ノ１２分周カウ
ンタ２７はＨ，ｉＪ、Ｋ、Ｌ、Ａ、・−−−−−Ｇと列
方向のアドレス信号を出力する。この時、１／１９３分
周カウンタ２６は０に停止したままなので、ＲＡＭ２１
の出力にはＨ８、Ｉ ｏ 、−−−−−−Ｌｏ 、 Ａ
ｏ 、Ｂ ｏ 、−−−−Ｇｏ と１９３ ビット間隔
に計１２ビットのデータ信号が読出される。
／１２分周カウンク２７の値はＧとなっており、それぞ
れのカウンタ出力がＲＡＭ２１のアドレス信号として出
力されている。従ってＲＡＭ２１へはＧｏのビット位置
へ、メモリライト信号Ｃのタイミングで入力データ信号
Ａの書込みを行う。次に、メモリリード信号りと同期し
た高速クロックｄが１ノ１２分周カウンタ２７に入力さ
れる。この高速クロックｄは入力データ信号１ビツトに
対して１２個のパルスを有しており、１ノ１２分周カウ
ンタ２７はＨ，ｉＪ、Ｋ、Ｌ、Ａ、・−−−−−Ｇと列
方向のアドレス信号を出力する。この時、１／１９３分
周カウンタ２６は０に停止したままなので、ＲＡＭ２１
の出力にはＨ８、Ｉ ｏ 、−−−−−−Ｌｏ 、 Ａ
ｏ 、Ｂ ｏ 、−−−−Ｇｏ と１９３ ビット間隔
に計１２ビットのデータ信号が読出される。
またｌ／１２分周カウンタ２７の出力により同期バタン
発生回路２８では、第１図におけるマルチフレーム同期
バタンをＦ２のビットから０００１１０１１１００１の
順序で発生させ、このビットバタンと前記ＲＡＭからの
読出し信号とを同期バタン比較回路２２において照合す
る。ここで、それぞれのビットバタンが一致した場合に
は、マルチフレーム同期信号を検出したと判定して２４
．２５で構成されるフレームカウンタのリセット信号を
停止し、人力データ信号の次ビット位置からはフレーム
カウンタ２４．２５がカウント動作を行う。
発生回路２８では、第１図におけるマルチフレーム同期
バタンをＦ２のビットから０００１１０１１１００１の
順序で発生させ、このビットバタンと前記ＲＡＭからの
読出し信号とを同期バタン比較回路２２において照合す
る。ここで、それぞれのビットバタンが一致した場合に
は、マルチフレーム同期信号を検出したと判定して２４
．２５で構成されるフレームカウンタのリセット信号を
停止し、人力データ信号の次ビット位置からはフレーム
カウンタ２４．２５がカウント動作を行う。
一方、フレーム同期が確立している状態においては、Ｒ
Ａ Ｍ２１への入力データ信号の書込みは同期外れ状態
と同様１ビツト毎に行われるが、ＲＡＭ２１からのデー
タ信号の読出しおよびフレーム同期バタンとの照合は、
１マルチフレームに１回マルチフレームの先頭、すなわ
ち第１図におけるＦｌのビット位置で行われる。この場
合、ＲＡＭ２１への書込みおよび読出しについての動作
は、同期外れ状態の場合と同一である。
Ａ Ｍ２１への入力データ信号の書込みは同期外れ状態
と同様１ビツト毎に行われるが、ＲＡＭ２１からのデー
タ信号の読出しおよびフレーム同期バタンとの照合は、
１マルチフレームに１回マルチフレームの先頭、すなわ
ち第１図におけるＦｌのビット位置で行われる。この場
合、ＲＡＭ２１への書込みおよび読出しについての動作
は、同期外れ状態の場合と同一である。
なお、本発明では一実施例としてＰＣＭ−２４方式のマ
ルチフレーム同期について説明したが、他のフレーム構
成についてもフレームカウンタ２４．２５．２６．２７
の分周比および同期バタン発生回路２８のビソトパクン
を変えるのみで容易に適用が可能である 〔発明の効果〕 以上説明したように、本発明によるフレーム同期回路で
はマルチフレーム同期バタンの検出を入力データ信号１
ビツト毎に行うため、複数の遅延回路を設けて並列にフ
レームバタン照合を行う場合と同等の同期引込み時間の
短縮効果が得られる。
ルチフレーム同期について説明したが、他のフレーム構
成についてもフレームカウンタ２４．２５．２６．２７
の分周比および同期バタン発生回路２８のビソトパクン
を変えるのみで容易に適用が可能である 〔発明の効果〕 以上説明したように、本発明によるフレーム同期回路で
はマルチフレーム同期バタンの検出を入力データ信号１
ビツト毎に行うため、複数の遅延回路を設けて並列にフ
レームバタン照合を行う場合と同等の同期引込み時間の
短縮効果が得られる。
回路構成どしては書込み読出し可能メモリ （ＲＡＭ）
が必要となるが、本実施例におＬｊるＰＣＭ−２４方式
のマルチフレームでは２３１６ビツト（１９３Ｘ １２
）以上のメモリ容量があれば良く、高々１個の集積回路
で実現できる。これは第２図における複数の遅延回路に
比べ大幅な回路規模の削減となる。
が必要となるが、本実施例におＬｊるＰＣＭ−２４方式
のマルチフレームでは２３１６ビツト（１９３Ｘ １２
）以上のメモリ容量があれば良く、高々１個の集積回路
で実現できる。これは第２図における複数の遅延回路に
比べ大幅な回路規模の削減となる。
またフレーム同期バタン比較においても、本実施例の場
合にはマルチフレーム同期バタンをｌビット毎に照合す
るので、非常に簡単な回路構成となる効果がある。
合にはマルチフレーム同期バタンをｌビット毎に照合す
るので、非常に簡単な回路構成となる効果がある。
第１図は１．５４４ＭＰＣＭ方式のフレーム構成図。
第２図は従来の並列バタン検出によるフレーム同期回路
のブロック構成図。 第３図は本発明の実施例を示すフレーム同期回路のブロ
ック構成図。 第４図は書込み・読出し可能メモリ （ＲＡＭ）内のビ
ット配置図。 第５図はＲＡＭ制御を示すタイミング図。 １１・・・遅延回路、１２・・・同期バタン検出回路、
１３・・・同期保護回路、１４・・・１／１９３分周カ
ウンタ、１５・・・１／１２分周カウンタ、２１・・・
書込み読出し可能メモリ、２２・・・同期バタン比較回
路、２３・・・同期保護回路、２４．２６・・・１／１
９３分周カウンタ、２５．２７・・・１／１２分周カウ
ンタ、２８・・・同期バタン発生回路。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
のブロック構成図。 第３図は本発明の実施例を示すフレーム同期回路のブロ
ック構成図。 第４図は書込み・読出し可能メモリ （ＲＡＭ）内のビ
ット配置図。 第５図はＲＡＭ制御を示すタイミング図。 １１・・・遅延回路、１２・・・同期バタン検出回路、
１３・・・同期保護回路、１４・・・１／１９３分周カ
ウンタ、１５・・・１／１２分周カウンタ、２１・・・
書込み読出し可能メモリ、２２・・・同期バタン比較回
路、２３・・・同期保護回路、２４．２６・・・１／１
９３分周カウンタ、２５．２７・・・１／１２分周カウ
ンタ、２８・・・同期バタン発生回路。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
Claims (1)
- 【特許請求の範囲】 （１１人力データ信号を蓄える書込み読出し可能メモリ
と、 クロック信号をフレーム周期に分周するフレームカウン
タと、 フレームカウンタの出力によりフレーム同期バタンを発
生する同期バタン発生回路と、入力データ信号を１ビツ
ト毎に上記書込み読出し可能メモリへ書込み、上記フレ
ームカウンタからのアドレス信号によりこの書込み読出
し可能メモリ内のデータ信号を高速に読出す手段と、上
記同期バタン発生回路の出力と前記書込み読出し可能メ
モリの出力に得られるデータ信号とを比較し同期引込み
を行う手段と を備えたことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081608A JPS60224342A (ja) | 1984-04-23 | 1984-04-23 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081608A JPS60224342A (ja) | 1984-04-23 | 1984-04-23 | フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224342A true JPS60224342A (ja) | 1985-11-08 |
Family
ID=13751029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081608A Pending JPS60224342A (ja) | 1984-04-23 | 1984-04-23 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224342A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128611A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | パタ−ン検出回路 |
| JPS62239733A (ja) * | 1986-04-11 | 1987-10-20 | Mitsubishi Electric Corp | デ−タ多重化伝送方式 |
| JPS62241448A (ja) * | 1986-03-19 | 1987-10-22 | Iwatsu Electric Co Ltd | デ−タ伝送方式 |
| JPH02162851A (ja) * | 1988-12-15 | 1990-06-22 | Nec Eng Ltd | フレーム同期判定回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617540A (en) * | 1979-07-20 | 1981-02-19 | Nec Corp | Synchronism detecting system |
| JPS57138238A (en) * | 1981-02-19 | 1982-08-26 | Fujitsu Denso Ltd | Synchronizing pattern generating circuit |
-
1984
- 1984-04-23 JP JP59081608A patent/JPS60224342A/ja active Pending
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