JPH0440125A - パターン同期回路 - Google Patents
パターン同期回路Info
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- JPH0440125A JPH0440125A JP2147629A JP14762990A JPH0440125A JP H0440125 A JPH0440125 A JP H0440125A JP 2147629 A JP2147629 A JP 2147629A JP 14762990 A JP14762990 A JP 14762990A JP H0440125 A JPH0440125 A JP H0440125A
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- clock
- circuit
- low
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 13
- 230000005540 biological transmission Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000220317 Rosa Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、エラーレート測定器などのパターン同期回
路に関する。
路に関する。
「従来の技術」
デジタル伝送系のエラーレートを測定するには、測定す
べきデジタル伝送系の入力側において測定用パターン発
生回路からパターン長が所定ビット（一般に（２’−１
）ビット）の測定用パターンを得て、これをデジタル伝
送系に供給し、デジタル伝送系の出力側において入力側
の測定用パターン発生回路と同様の基準パターン発生回
路からデジタル伝送系に供給された測定用パターンと同
様の基準パターンを得て、これとデジタル伝送系を通じ
て得られた入力パターンとを比較することによってデジ
タル伝送系を通じて得られた入力パターンのエラーを検
出し、このエラーの単位ビット長あたりの数をカウント
する。
べきデジタル伝送系の入力側において測定用パターン発
生回路からパターン長が所定ビット（一般に（２’−１
）ビット）の測定用パターンを得て、これをデジタル伝
送系に供給し、デジタル伝送系の出力側において入力側
の測定用パターン発生回路と同様の基準パターン発生回
路からデジタル伝送系に供給された測定用パターンと同
様の基準パターンを得て、これとデジタル伝送系を通じ
て得られた入力パターンとを比較することによってデジ
タル伝送系を通じて得られた入力パターンのエラーを検
出し、このエラーの単位ビット長あたりの数をカウント
する。
この場合、基準パターンが入力パターンに同期していな
いと入力パターンにエラーがなくてもエラーがあると判
断されてしまうので、基準パターン発生回路に対しては
、これから得られる基準パターンを入力パターンに同期
させるパターン同期回路を設け、このパターン同期回路
によって基準パターンが入力パターンに同期した状態で
入力パターンのエラーをカウントする。
いと入力パターンにエラーがなくてもエラーがあると判
断されてしまうので、基準パターン発生回路に対しては
、これから得られる基準パターンを入力パターンに同期
させるパターン同期回路を設け、このパターン同期回路
によって基準パターンが入力パターンに同期した状態で
入力パターンのエラーをカウントする。
このようなエラーレート測定器などのパターン同期回路
として、先に特願平２−１５１８５号によって、入力パ
ターンおよび基準パターンが超長大パターンである場合
でも同期に要する最大時間が著しく短くなるものが提案
されている。
として、先に特願平２−１５１８５号によって、入力パ
ターンおよび基準パターンが超長大パターンである場合
でも同期に要する最大時間が著しく短くなるものが提案
されている。
第２図は、その従来のパターン同期回路の一例で、後述
するｎが２の場合である。
するｎが２の場合である。
端子１１にパターン長が（２Ｎ−１）ビットのＭ系列（
最大周期系列）からなる入力パターン！Ｐが得られ、端
子１２に入力パターンＩＰに同期した入力クロックＩＣ
Ｌが得られる。入力クロックＩＣＬは前段クロック除去
回路１３に供給されて後述するように一部のパルスが除
去され、前段クロック除去回路１３からのクロックＦＣ
Ｌは分周回路１４に供給されて１／２に分周され、多重
分離回路１５において前段クロック除去回路１３からの
クロックＦＣＬと分周回路１４からのクロックＤＣＬに
よって入力パターンＩＰが２列の低速データＩＤＡおよ
びＩＤＢに変換される。
最大周期系列）からなる入力パターン！Ｐが得られ、端
子１２に入力パターンＩＰに同期した入力クロックＩＣ
Ｌが得られる。入力クロックＩＣＬは前段クロック除去
回路１３に供給されて後述するように一部のパルスが除
去され、前段クロック除去回路１３からのクロックＦＣ
Ｌは分周回路１４に供給されて１／２に分周され、多重
分離回路１５において前段クロック除去回路１３からの
クロックＦＣＬと分周回路１４からのクロックＤＣＬに
よって入力パターンＩＰが２列の低速データＩＤＡおよ
びＩＤＢに変換される。
また、分周回路１４からのクロックＤＣＬが後段クロッ
ク除去回路１６に供給されて後述するように一部のパル
スが除去され、後段クロック除去回路１６からのクロッ
クＲＣＬにより基準パターン発生回路１７から２列の基
準データＲＤＡおよびＲＤＢが得られる。基準データＲ
ＤＡおよびＲＤＢは低速データＩＤＡおよびＩＤＢと同
様の低速のもので、すなわち基準データＲ，ＤＡおよび
ＲＤＢの多重化されたものはパターン長が（２’−１）
ビットのＭ系列からなる基準パターンＲＰ（便宜上符号
を付す）になる。
ク除去回路１６に供給されて後述するように一部のパル
スが除去され、後段クロック除去回路１６からのクロッ
クＲＣＬにより基準パターン発生回路１７から２列の基
準データＲＤＡおよびＲＤＢが得られる。基準データＲ
ＤＡおよびＲＤＢは低速データＩＤＡおよびＩＤＢと同
様の低速のもので、すなわち基準データＲ，ＤＡおよび
ＲＤＢの多重化されたものはパターン長が（２’−１）
ビットのＭ系列からなる基準パターンＲＰ（便宜上符号
を付す）になる。
一方、選択回路１８において後述するように低速データ
ＩＤＡと低速データＩＤＢのいずれかが選択され、具体
的には排他的オアゲートからなる比較回路１９Ａにおい
て選択回路１８からの低速データＩＤＸと基準データＲ
ＤＡが一致するか否かが検出され、同じく具体的には排
他的オアゲートからなる比較回路１９Ｂにおいて低速デ
ータ■ＤＢと基準データＲＤＢが一致するか否かが検出
される。また、カウンタ２１において後述するように後
段クロック除去回路１６からのクロックＲＣＬのパルス
数がカウントされる。
ＩＤＡと低速データＩＤＢのいずれかが選択され、具体
的には排他的オアゲートからなる比較回路１９Ａにおい
て選択回路１８からの低速データＩＤＸと基準データＲ
ＤＡが一致するか否かが検出され、同じく具体的には排
他的オアゲートからなる比較回路１９Ｂにおいて低速デ
ータ■ＤＢと基準データＲＤＢが一致するか否かが検出
される。また、カウンタ２１において後述するように後
段クロック除去回路１６からのクロックＲＣＬのパルス
数がカウントされる。
そして、端子２２に得られる同期動作開始信号ＳＳと比
較回路１９Ａ、１９Ｂの出力とカウンタ２１の出力が制
御回路２３に供給されて、後述するように制御回路２３
から選択信号ＳＣとクロック除去信号ＣＴＩおよびＣｒ
２と同期完了信号ＳＯが得られ、選択信号ＳＣが選択回
路１８に供給され、クロック除去信号ＣＴＩが後段クロ
ック除去回路１６に供給されるとともに、カウンタ２１
にリセット信号として供給され、クロック除去信号ＣＴ
２が前段クロック除去回路１３に供給される。
較回路１９Ａ、１９Ｂの出力とカウンタ２１の出力が制
御回路２３に供給されて、後述するように制御回路２３
から選択信号ＳＣとクロック除去信号ＣＴＩおよびＣｒ
２と同期完了信号ＳＯが得られ、選択信号ＳＣが選択回
路１８に供給され、クロック除去信号ＣＴＩが後段クロ
ック除去回路１６に供給されるとともに、カウンタ２１
にリセット信号として供給され、クロック除去信号ＣＴ
２が前段クロック除去回路１３に供給される。
第３図は、この第２図に示した従来のパターン同期回路
の一例の、入力パターンＩＰおよび基準パターンＲＰの
パターン長が（２”−１）ビットの場合における動作例
を示したもので、以下、これについて第２図に示した従
来のパターン同期回路の動作を説明する。
の一例の、入力パターンＩＰおよび基準パターンＲＰの
パターン長が（２”−１）ビットの場合における動作例
を示したもので、以下、これについて第２図に示した従
来のパターン同期回路の動作を説明する。
まず、同期動作開始時には、選択信号ＳＣによづて選択
回路１８が低速データＩＤＡと低速データＩＤＢのうち
の低速データＩＤＢを選択する状態にされ、すなわち選
択回路１日の出力の低速データＩＤＸとして低速データ
ＩＤＢが得られ、比較回路１９Ａにおいては低速データ
ＩＤＢと基準データＲＤＡが一致するか否かが検出され
る。第３図の時点ｔ１以前においては、選択回路１８か
らの低速データＩＤＸ（低速データＩ ＤＢ）と基準デ
ータＲＤＡが一致するときには基準データＲＤＡにマル
印を付し、一致しないときには基準データＲＤＡにバラ
印を付すとともに、低速データＩＤＢと基準データＲＤ
Ｂが一致するときには基準データＲＤＢにマル印を付し
、一致しないときには基準データＲＤＢにバラ印を付し
ている。
回路１８が低速データＩＤＡと低速データＩＤＢのうち
の低速データＩＤＢを選択する状態にされ、すなわち選
択回路１日の出力の低速データＩＤＸとして低速データ
ＩＤＢが得られ、比較回路１９Ａにおいては低速データ
ＩＤＢと基準データＲＤＡが一致するか否かが検出され
る。第３図の時点ｔ１以前においては、選択回路１８か
らの低速データＩＤＸ（低速データＩ ＤＢ）と基準デ
ータＲＤＡが一致するときには基準データＲＤＡにマル
印を付し、一致しないときには基準データＲＤＡにバラ
印を付すとともに、低速データＩＤＢと基準データＲＤ
Ｂが一致するときには基準データＲＤＢにマル印を付し
、一致しないときには基準データＲＤＢにバラ印を付し
ている。
そして、期間Ｐａで示すように、低速データ■ＤＸ（低
速データＩ ＤＢ）と基準データＲＤＡが一致せず、か
つ低速データＩＤＢと基準データＲＤＢも一致しないと
きには、すなわち比較回路１９Ａおよび１９Ｂの双方に
不一致を示す出力が得られたときには、制御回路２３か
らクロック除去信号ＣＴ１が得られて、カウンタ２１が
リセットされるとともに、その直後に後段クロック除去
回路１６において基準パターン発生回路１７に供給され
るクロックＲＣＬから１パルスが除去されることにより
、基準パターン発生回路１７からの基準データＲＤＡお
よびＲＤＢはそれぞれ連続する２ビツトにわたって同一
データが続き、基準データＲＤＡおよびＲＤＢの位相が
１ビツト遅れる。
速データＩ ＤＢ）と基準データＲＤＡが一致せず、か
つ低速データＩＤＢと基準データＲＤＢも一致しないと
きには、すなわち比較回路１９Ａおよび１９Ｂの双方に
不一致を示す出力が得られたときには、制御回路２３か
らクロック除去信号ＣＴ１が得られて、カウンタ２１が
リセットされるとともに、その直後に後段クロック除去
回路１６において基準パターン発生回路１７に供給され
るクロックＲＣＬから１パルスが除去されることにより
、基準パターン発生回路１７からの基準データＲＤＡお
よびＲＤＢはそれぞれ連続する２ビツトにわたって同一
データが続き、基準データＲＤＡおよびＲＤＢの位相が
１ビツト遅れる。
また、期間Ｐｂで示すように、低速データＴＤＸ（低速
データＩＤＢ）と基準データＲＤＡおよび低速データＩ
ＤＢと基準データＲＤＢのいずれか一方が連続する２ビ
ツトにわたって一致したのち一致しなくなったときにも
、すなわち比較回路１９λおよび１９Ｂのいずれか一方
に連続する２ビツトにわたって一致を示す出力が得られ
たのち不一致を示す出力が得られたときにも、同様に、
制御回路２３からクロック除去信号ＣＴＩが得られて、
カウンタ２１がリセットされるとともに、その直後に後
段クロック除去回路１６において基準パターン発生回路
１７に供給されるクロックＲＣＬから１パルスが除去さ
れることにより、基準パターン発生回路１７からの基準
データＲＤＡおよびＲＤＢはそれぞれ連続する２ビツト
にわたって同一データが続き、基準データＲＤＡおよび
ＲＤＢの位相が１ビツト遅れる。
データＩＤＢ）と基準データＲＤＡおよび低速データＩ
ＤＢと基準データＲＤＢのいずれか一方が連続する２ビ
ツトにわたって一致したのち一致しなくなったときにも
、すなわち比較回路１９λおよび１９Ｂのいずれか一方
に連続する２ビツトにわたって一致を示す出力が得られ
たのち不一致を示す出力が得られたときにも、同様に、
制御回路２３からクロック除去信号ＣＴＩが得られて、
カウンタ２１がリセットされるとともに、その直後に後
段クロック除去回路１６において基準パターン発生回路
１７に供給されるクロックＲＣＬから１パルスが除去さ
れることにより、基準パターン発生回路１７からの基準
データＲＤＡおよびＲＤＢはそれぞれ連続する２ビツト
にわたって同一データが続き、基準データＲＤＡおよび
ＲＤＢの位相が１ビツト遅れる。
そして、上記のように基準パターン発生回路１７に供給
されるクロックＲＣＬから１パルスが除去されて基準デ
ータＲＤＡおよびＲＤＢの位相が１ビツト遅れたのち、
低速データＩＤＸ（低速データＩ ＤＢ）と基準データ
ＲＤＡおよび低速データＩＤＢと基準データＲＤＢのい
ずれか一方が連続する３ビツトにわたって一致すると、
すなわち比較回路１９Ａおよび１９Ｂのいずれか一方に
連続する３ビツトにわたって一致を示す出力が得られる
と、カウンタ２１のカウント値が３になることによって
制御回路２３からクロック除去信号ＣＴ２が得られて、
その直後に前段クロック除去回路１３において分周回路
１４に供給されるクロックＦＣＬから１パルスが除去さ
れることによって、分周回路１４からのクロックＤＣＬ
および後段クロック除去回路１６からのクロックＲＣＬ
はそれぞれ２パルスが連続したものになり、第３図に示
す例においては入力パターンＩＰ中の低速データＩＤＡ
中に分離されるべきデータＩＰａが除去されて次のデー
タＩＰｂが低速データＩＤＡ中に分離されるというよう
に低速データＩＤＡおよびＩＤＢの相が入れ替わって、
低速データＩＤＡおよびＩＤＢと基準データＲＤＡおよ
びＲＤＢがそれぞれ同期したものになり、制御回路２３
から同期完了信号ＳＯが得られて、以後、選択回路１８
は低速データＩＤＡと低速データＩＤＢのうちの低速デ
ータＩＤＡを選択する状態にされる。
されるクロックＲＣＬから１パルスが除去されて基準デ
ータＲＤＡおよびＲＤＢの位相が１ビツト遅れたのち、
低速データＩＤＸ（低速データＩ ＤＢ）と基準データ
ＲＤＡおよび低速データＩＤＢと基準データＲＤＢのい
ずれか一方が連続する３ビツトにわたって一致すると、
すなわち比較回路１９Ａおよび１９Ｂのいずれか一方に
連続する３ビツトにわたって一致を示す出力が得られる
と、カウンタ２１のカウント値が３になることによって
制御回路２３からクロック除去信号ＣＴ２が得られて、
その直後に前段クロック除去回路１３において分周回路
１４に供給されるクロックＦＣＬから１パルスが除去さ
れることによって、分周回路１４からのクロックＤＣＬ
および後段クロック除去回路１６からのクロックＲＣＬ
はそれぞれ２パルスが連続したものになり、第３図に示
す例においては入力パターンＩＰ中の低速データＩＤＡ
中に分離されるべきデータＩＰａが除去されて次のデー
タＩＰｂが低速データＩＤＡ中に分離されるというよう
に低速データＩＤＡおよびＩＤＢの相が入れ替わって、
低速データＩＤＡおよびＩＤＢと基準データＲＤＡおよ
びＲＤＢがそれぞれ同期したものになり、制御回路２３
から同期完了信号ＳＯが得られて、以後、選択回路１８
は低速データＩＤＡと低速データＩＤＢのうちの低速デ
ータＩＤＡを選択する状態にされる。
第３図に示した例はｎ＝２．Ｂ＝２”−１＝７の場合で
あるが、一般に、分周回路は前段クロック除去回路から
のクロックをｎ分の１（ｎは２以上の整数）に分周し、
多重分離回路はパターン長がＢビット（Ｂは正の整数）
の入力パターンをｎ列の低速データに変換し、基準パタ
ーン発生回路は多重化されたときにパターン長がＢビッ
トの基準パターンとなるｎ列の基準データを発生し、選
択回路は（ｎ−１）個で、それぞれ多重分離回路からの
ｎ列の低速データのうちの特定の一つの低速データを除
く残りの（ｎ−１）列の低速データと上記特定の一つの
低速データとのいずれかを選択し、比較回路はｎ個で、
上記特定の一つの低速データおよび（ｎ−１）個の選択
回路からの（ｎ−１）列の低速データと基準パターン発
生回路からのｎ列の基準データの対応するもの同士が一
致するか否かを検出し、制御回路は、同期動作開始時に
（ｎ−１）個の選択回路をそれぞれ上記特定の一つの低
速データを選択する状態に切り換え、ｎ個の比較回路の
すべてに不一致を示す出力が得られたとき、またはｎ個
の比較回路のいずれかに上記ｎおよびＢとの関係で決ま
る連続する所定数Ｐのビットにわたって一致を示す出力
が得られたのち不一致を示す出力が得られたとき、後段
クロック除去回路に基準パターン発生回路に供給される
クロックから１パルスを除去させ、後段クロック除去回
路に基準パターン発生回路に供給されるクロックから１
パルスを除去させたのちｎ個の比較回路のいずれかに連
続する（Ｐ＋１）ビットにわたって一致を示す出力が得
られたとき、前段クロック除去回路に分周回路に供給さ
れるクロックから基準パターン発生回路からのｎ列の基
準データのうちの上記特定の一つの低速データと一致し
た基準データと、そのｎ列の基準データのうちの特定の
一つの基準データとの発生順の差に応じた数だけパルス
を除去させるとともに、その後、（ｎ−１）個の選択回
路を上記特定の一つの低速データを除く残りの（ｎ−１
）列の低速データを選択する状態に切り換えるものであ
る。
あるが、一般に、分周回路は前段クロック除去回路から
のクロックをｎ分の１（ｎは２以上の整数）に分周し、
多重分離回路はパターン長がＢビット（Ｂは正の整数）
の入力パターンをｎ列の低速データに変換し、基準パタ
ーン発生回路は多重化されたときにパターン長がＢビッ
トの基準パターンとなるｎ列の基準データを発生し、選
択回路は（ｎ−１）個で、それぞれ多重分離回路からの
ｎ列の低速データのうちの特定の一つの低速データを除
く残りの（ｎ−１）列の低速データと上記特定の一つの
低速データとのいずれかを選択し、比較回路はｎ個で、
上記特定の一つの低速データおよび（ｎ−１）個の選択
回路からの（ｎ−１）列の低速データと基準パターン発
生回路からのｎ列の基準データの対応するもの同士が一
致するか否かを検出し、制御回路は、同期動作開始時に
（ｎ−１）個の選択回路をそれぞれ上記特定の一つの低
速データを選択する状態に切り換え、ｎ個の比較回路の
すべてに不一致を示す出力が得られたとき、またはｎ個
の比較回路のいずれかに上記ｎおよびＢとの関係で決ま
る連続する所定数Ｐのビットにわたって一致を示す出力
が得られたのち不一致を示す出力が得られたとき、後段
クロック除去回路に基準パターン発生回路に供給される
クロックから１パルスを除去させ、後段クロック除去回
路に基準パターン発生回路に供給されるクロックから１
パルスを除去させたのちｎ個の比較回路のいずれかに連
続する（Ｐ＋１）ビットにわたって一致を示す出力が得
られたとき、前段クロック除去回路に分周回路に供給さ
れるクロックから基準パターン発生回路からのｎ列の基
準データのうちの上記特定の一つの低速データと一致し
た基準データと、そのｎ列の基準データのうちの特定の
一つの基準データとの発生順の差に応じた数だけパルス
を除去させるとともに、その後、（ｎ−１）個の選択回
路を上記特定の一つの低速データを除く残りの（ｎ−１
）列の低速データを選択する状態に切り換えるものであ
る。
「発明が解決しようとする課題」
しかしながら、第２図に一例を示した従来のパターン同
期回路においては、例えば第３図に示した例において同
期動作時に入力パターンＩＰに特定の周期でエラーが発
生していて多重分離回路１５からの低速データＩＤＡお
よびＩＤＢのうちの低速データＩＤＥにエラーが偏在し
ているときには入力パターンＩＰと基準パターンＲＰが
同期しないというように、一般に同期動作時に入力パタ
ーンに特定の周期でエラーが発生していて多重分離回路
からのｎ列の低速データのうちの（ｎ−１）個の選択回
路によって選択される特定の一つの低速データにエラー
が偏在しているときには入力パターンと基準パターンが
同期しないという不都合がある。
期回路においては、例えば第３図に示した例において同
期動作時に入力パターンＩＰに特定の周期でエラーが発
生していて多重分離回路１５からの低速データＩＤＡお
よびＩＤＢのうちの低速データＩＤＥにエラーが偏在し
ているときには入力パターンＩＰと基準パターンＲＰが
同期しないというように、一般に同期動作時に入力パタ
ーンに特定の周期でエラーが発生していて多重分離回路
からのｎ列の低速データのうちの（ｎ−１）個の選択回
路によって選択される特定の一つの低速データにエラー
が偏在しているときには入力パターンと基準パターンが
同期しないという不都合がある。
そこで、この発明は、上述したようなりロック除去方式
のパターン同期回路において、同期動作時に入力パター
ンに特定の周期でエラーが発生している場合でも人カバ
ターンと基準パターンが確実に同期するようにしたもの
である。
のパターン同期回路において、同期動作時に入力パター
ンに特定の周期でエラーが発生している場合でも人カバ
ターンと基準パターンが確実に同期するようにしたもの
である。
「課題を解決するための手段」
この発明においては、上述したようなりロック除去方式
のパターン同期回路において、特に、制御回路から得ら
れて後段クロック除去回路に基準パターン発生回路に供
給されるクロックから一部のパルスを除去させるクロッ
ク除去信号のパルス数をカウントするカウンタを設け、
制御回路には、このカウンタのカウント値がＢ ／ ｎ
に達したとき、前段クロック除去回路に分周回路に供給
されるクロックから一部のパルスを除去させる。
のパターン同期回路において、特に、制御回路から得ら
れて後段クロック除去回路に基準パターン発生回路に供
給されるクロックから一部のパルスを除去させるクロッ
ク除去信号のパルス数をカウントするカウンタを設け、
制御回路には、このカウンタのカウント値がＢ ／ ｎ
に達したとき、前段クロック除去回路に分周回路に供給
されるクロックから一部のパルスを除去させる。
「作 用」
上記のように構成された、この発明のパターン同期回路
においては、同期動作時に入力パターンに特定の周期で
エラーが発生していて多重分離回路からのｎ列の低速デ
ータのうちの（ｎ−１）個の選択回路によって選択され
る特定の一つの低速データにエラーが偏在しているとき
には、後段クロック除去回路において基準パターン発生
回路に供給されるクロックから一部のパルスが除去され
る動作がＢ ／ ｎ回収玉にわたって繰り返され、そし
て後段クロック除去回路において基準パターン発生回路
に供給されるクロックから一部のパルスが除去される動
作がＢ ／ ｎ回収玉にわたって繰り返されたときには
、前段クロック除去回路において分周回路に供給される
クロックから一部のパルスが除去されることにより多重
分離回路においてｎ列の低速データの相が入れ替わって
、多重分離回路からのｎ列の低速データのうちの（ｎ−
１）個の選択回路によって選択される特定の一つの低速
データにエラーが偏在することがな（なり、以後の同期
動作によって入力パターンと基準パターンは確実に同期
するようになる。
においては、同期動作時に入力パターンに特定の周期で
エラーが発生していて多重分離回路からのｎ列の低速デ
ータのうちの（ｎ−１）個の選択回路によって選択され
る特定の一つの低速データにエラーが偏在しているとき
には、後段クロック除去回路において基準パターン発生
回路に供給されるクロックから一部のパルスが除去され
る動作がＢ ／ ｎ回収玉にわたって繰り返され、そし
て後段クロック除去回路において基準パターン発生回路
に供給されるクロックから一部のパルスが除去される動
作がＢ ／ ｎ回収玉にわたって繰り返されたときには
、前段クロック除去回路において分周回路に供給される
クロックから一部のパルスが除去されることにより多重
分離回路においてｎ列の低速データの相が入れ替わって
、多重分離回路からのｎ列の低速データのうちの（ｎ−
１）個の選択回路によって選択される特定の一つの低速
データにエラーが偏在することがな（なり、以後の同期
動作によって入力パターンと基準パターンは確実に同期
するようになる。
「実施例」
第１図は、この発明のパターン同期回路の一例で、第２
図に示した従来のパターン同期回路の一例と同様にｎ＝
２の場合である。
図に示した従来のパターン同期回路の一例と同様にｎ＝
２の場合である。
この例は、カウンタ２４が設けられ、かつ制御回路２３
の構成が幾分変えられる点を除いては、第２図に示した
従来のパターン同期回路の一例と同しである。カウンタ
２４は制御回路２３からカウンタ２１のリセット端子お
よび後段クロック除去回路１６に供給されるクロック除
去信号ＣＴＩのパルス数をカウントするもので、その出
力は制御回路２３に供給される。また、制御回路２３か
ら前段クロック除去回路１３に供給されるクロック除去
信号ＣＴ２が同時にカウンタ２４のリセット端子に供給
される。
の構成が幾分変えられる点を除いては、第２図に示した
従来のパターン同期回路の一例と同しである。カウンタ
２４は制御回路２３からカウンタ２１のリセット端子お
よび後段クロック除去回路１６に供給されるクロック除
去信号ＣＴＩのパルス数をカウントするもので、その出
力は制御回路２３に供給される。また、制御回路２３か
ら前段クロック除去回路１３に供給されるクロック除去
信号ＣＴ２が同時にカウンタ２４のリセット端子に供給
される。
第３図は同時に、この第１図に示した例のパターン同期
回路の、入力パターンＩＰおよび基準パターンＲＰのパ
ターン長が（２”−１）ビットの場合における動作例を
示したもので、以下、これを用いて第１図に示した例の
パターン同期回路の動作を説明する。
回路の、入力パターンＩＰおよび基準パターンＲＰのパ
ターン長が（２”−１）ビットの場合における動作例を
示したもので、以下、これを用いて第１図に示した例の
パターン同期回路の動作を説明する。
この場合、Ｂ＝７で、同期動作時には上述したように選
択回路１８の出力の低速データＩＤＸとして低速データ
ＩＤＢが得られ、比較回路１９Ａにおいては低速データ
ＩＤＢと基準データＲＤＡが一致するか否かが検出され
るが１．入力バタニンＩＰに特定の周期でエラーが発生
していて低速データＩＤＡおよびＩＤＢのうちの低速デ
ータＩＤＢにエラーが偏在しているときには（第３図は
そのようになっていない場合である）、後段クロック除
去回路１６において基準パターン発生回路１７に供給さ
れるクロックＲＣＬから１パルスが除去される動作が４
回以上にわたって繰り返され、すなわちクロック除去信
号ＣＴＩに４個以上のパルスが得られる。
択回路１８の出力の低速データＩＤＸとして低速データ
ＩＤＢが得られ、比較回路１９Ａにおいては低速データ
ＩＤＢと基準データＲＤＡが一致するか否かが検出され
るが１．入力バタニンＩＰに特定の周期でエラーが発生
していて低速データＩＤＡおよびＩＤＢのうちの低速デ
ータＩＤＢにエラーが偏在しているときには（第３図は
そのようになっていない場合である）、後段クロック除
去回路１６において基準パターン発生回路１７に供給さ
れるクロックＲＣＬから１パルスが除去される動作が４
回以上にわたって繰り返され、すなわちクロック除去信
号ＣＴＩに４個以上のパルスが得られる。
そして、カウンタ２４は、このクロック除去信号ＣＴ１
のパルス数をカウントして、そのカウント値が４になる
と、制御回路２３からクロック除去信号ＣＴ２が得られ
て、その直後に前段クロック除去回路１３において分周
回路１４に供給されるクロックＦＣＬから１パルスが除
去されることにより、多重分離回路１５において低速デ
ータＩＤＡおよびＩＤＢの相が入れ替わり、入力パター
ンＩＰに特定の周期で発生しているエラーは低速データ
ＩＤＡおよびＩＤＢのうちの低速データ■ＤＡに偏在す
るようになって、選択回路１８によって選択される低速
データＩＤＢにエラーが偏在することがなくなる、した
がって、以後の上述した同期動作によって入力パターン
ＩＰと基準パターンＲＰは確実に同期するようになる。
のパルス数をカウントして、そのカウント値が４になる
と、制御回路２３からクロック除去信号ＣＴ２が得られ
て、その直後に前段クロック除去回路１３において分周
回路１４に供給されるクロックＦＣＬから１パルスが除
去されることにより、多重分離回路１５において低速デ
ータＩＤＡおよびＩＤＢの相が入れ替わり、入力パター
ンＩＰに特定の周期で発生しているエラーは低速データ
ＩＤＡおよびＩＤＢのうちの低速データ■ＤＡに偏在す
るようになって、選択回路１８によって選択される低速
データＩＤＢにエラーが偏在することがなくなる、した
がって、以後の上述した同期動作によって入力パターン
ＩＰと基準パターンＲＰは確実に同期するようになる。
「発明の効果」
上述したように、この発明によれば、特殊なりロック除
去方式のパターン同期回路において、同期動作時に入力
パターンに特定の周期でエラーが発生している場合でも
入力パターンと基準パターンが確実に同期するようにな
る。
去方式のパターン同期回路において、同期動作時に入力
パターンに特定の周期でエラーが発生している場合でも
入力パターンと基準パターンが確実に同期するようにな
る。
第１図は、この発明のパターン同期回路のｎ＝２の場合
の例を示すブロック図、第２図は、従来のパターン同期
回路のｎ＝２の場合の例を示すブロック図、第３図は、
それぞれのｎ＝７の場合の動作例を示すタイムチャート
である。
の例を示すブロック図、第２図は、従来のパターン同期
回路のｎ＝２の場合の例を示すブロック図、第３図は、
それぞれのｎ＝７の場合の動作例を示すタイムチャート
である。
Claims (1)
- （１）入力クロックから一部のパルスを除去する前段ク
ロック除去回路と、 この前段クロック除去回路からのクロック をｎ分の１（ｎは２以上の整数）に分周する分周回路と
、 上記前段クロック除去回路からのクロック と上記分周回路からのクロックによって、上記入力クロ
ックに同期したパターン長がＢビット（Ｂは正の整数）
の入力パターンをｎ列の低速データに変換する多重分離
回路と、 上記分周回路からのクロックから一部のパ ルスを除去する後段クロック除去回路と、 この後段クロック除去回路からのクロック によって、多重化されたときにパターン長がＢビットの
基準パターンとなるｎ列の基準データを発生する基準パ
ターン発生回路と、 それぞれ上記ｎ列の低速データのうちの特 定の一つの低速データを除く残りの（ｎ−１）列の低速
データと上記特定の一つの低速データとのいずれかを選
択する（１−１）個の選択回路と、 上記特定の一つの低速データおよび上記 （ｎ−１）個の選択回路からの（ｎ−１）列の低速デー
タと上記ｎ列の基準データの対応するもの同士が一致す
るか否かを検出するｎ個の比較回路と、 同期動作開始時に上記（ｎ−１）個の選択 回路をそれぞれ上記特定の一つの低速データを選択する
状態に切り換え、上記ｎ個の比較回路のすべてに不一致
を示す出力が得られたとき、または上記ｎ個の比較回路
のいずれかに上記ｎおよびＢとの関係で決まる連続する
所定数Ｐのビットにわたって一致を示す出力が得られた
のち不一致を示す出力が得られたとき、上記後段クロッ
ク除去回路に上記基準パターン発生回路に供給されるク
ロックから１パルスを除去させ、上記後段クロック除去
回路に上記基準パターン発生回路に供給されるクロック
から１パルスを除去させたのち上記ｎ個の比較回路のい
ずれかに連続する（Ｐ＋１）ビットにわたって一致を示
す出力が得られたとき、上記前段クロック除去回路に上
記分周回路に供給されるクロックから上記ｎ列の基準デ
ータのうちの上記特定の一つの低速データと一致した基
準データと上記ｎ列の基準データのうちの特定の一つの
基準データとの発生順の差に応じた数だけパルスを除去
させるとともに、その後、上記（ｎ−１）個の選択回路
を上記特定の一つの低速データを除く残りの（ｎ−１）
列の低速データを選択する状態に切り換える制御回路と
、 を備えるパターン同期回路において、 上記後段クロック除去回路に上記基準パタ ーン発生回路に供給されるクロックから一部のパルスを
除去させるクロック除去信号のパルス数をカウントする
カウンタが設けられ、このカウンタのカウント値がＢ／
ｎに達し たとき、上記制御回路が上記前段クロック除去回路に上
記分周回路に供給されるクロックから一部のパルスを除
去させる、 パターン同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147629A JPH0440125A (ja) | 1990-06-06 | 1990-06-06 | パターン同期回路 |
| EP19910109109 EP0460604A3 (en) | 1990-06-06 | 1991-06-04 | Pattern sychronizing circuit |
| CA002043803A CA2043803A1 (en) | 1990-06-06 | 1991-06-04 | Pattern synchronizing circuit |
| US07/710,522 US5210754A (en) | 1990-06-06 | 1991-06-04 | Pattern synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147629A JPH0440125A (ja) | 1990-06-06 | 1990-06-06 | パターン同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440125A true JPH0440125A (ja) | 1992-02-10 |
Family
ID=15434652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147629A Pending JPH0440125A (ja) | 1990-06-06 | 1990-06-06 | パターン同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5210754A (ja) |
| EP (1) | EP0460604A3 (ja) |
| JP (1) | JPH0440125A (ja) |
| CA (1) | CA2043803A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160825A (ja) * | 1991-12-03 | 1993-06-25 | Fujitsu Ltd | 同期回路 |
| US5448668A (en) * | 1993-07-08 | 1995-09-05 | Perelson; Alan S. | Method of detecting changes to a collection of digital signals |
| JP2694807B2 (ja) * | 1993-12-16 | 1997-12-24 | 日本電気株式会社 | データ伝送方式 |
| CA2128587A1 (en) * | 1994-07-21 | 1996-01-22 | Ed Morson | Method and arrangement for recognition of a coded transmitted signal |
| US5661763A (en) * | 1995-07-28 | 1997-08-26 | Adtran, Inc. | Apparatus and method for detecting programmable length bit pattern in serial digital data stream |
| US6459393B1 (en) * | 1998-05-08 | 2002-10-01 | International Business Machines Corporation | Apparatus and method for optimized self-synchronizing serializer/deserializer/framer |
| FI108826B (fi) | 1999-03-12 | 2002-03-28 | Nokia Corp | Monitorointimenetelmä ja monitorointijärjestely |
| US7039074B1 (en) * | 2000-09-14 | 2006-05-02 | Agiletv Corporation | N-way demultiplexer |
| US7047196B2 (en) | 2000-06-08 | 2006-05-16 | Agiletv Corporation | System and method of voice recognition near a wireline node of a network supporting cable television and/or video delivery |
| US8095370B2 (en) | 2001-02-16 | 2012-01-10 | Agiletv Corporation | Dual compression voice recordation non-repudiation system |
| JP3597142B2 (ja) * | 2001-04-20 | 2004-12-02 | 日本電気株式会社 | 中心位相判定回路とその中心位相判定方法 |
| US7352777B2 (en) * | 2001-10-31 | 2008-04-01 | Intel Corporation | Data framer |
| US7188290B2 (en) * | 2002-04-23 | 2007-03-06 | Intel Corporation | Data alignment for telecommunications networks |
| GB0525229D0 (en) | 2005-12-12 | 2006-01-18 | Qinetiq Ltd | Pattern matching apparatus |
| US11940836B2 (en) | 2022-03-31 | 2024-03-26 | International Business Machines Corporation | Dual chip clock synchronization |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3144515A (en) * | 1959-10-20 | 1964-08-11 | Nippon Electric Co | Synchronization system in timedivision code transmission |
| JPS5814103B2 (ja) * | 1975-04-07 | 1983-03-17 | 日本電気株式会社 | フレ−ム同期装置 |
| JPS585056A (ja) * | 1981-07-02 | 1983-01-12 | Nec Corp | 拡散信号発生回路 |
| JPH0775343B2 (ja) * | 1986-02-14 | 1995-08-09 | 株式会社日立製作所 | 同期検出回路及び方法 |
| JPH01165239A (ja) * | 1987-12-21 | 1989-06-29 | Advantest Corp | データパターン同期装置 |
| JPH0828691B2 (ja) * | 1988-03-14 | 1996-03-21 | 富士通株式会社 | フレーム同期方式 |
| US4984249A (en) * | 1989-05-26 | 1991-01-08 | First Pacific Networks | Method and apparatus for synchronizing digital data symbols |
-
1990
- 1990-06-06 JP JP2147629A patent/JPH0440125A/ja active Pending
-
1991
- 1991-06-04 US US07/710,522 patent/US5210754A/en not_active Expired - Fee Related
- 1991-06-04 EP EP19910109109 patent/EP0460604A3/en not_active Withdrawn
- 1991-06-04 CA CA002043803A patent/CA2043803A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US5210754A (en) | 1993-05-11 |
| EP0460604A2 (en) | 1991-12-11 |
| EP0460604A3 (en) | 1993-01-20 |
| CA2043803A1 (en) | 1991-12-07 |
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