JPH03219739A - パターン同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばデジタル信号の伝送系の誤り率の測定
に用いられ、その測定に先立ち試験入力データ（擬似ラ
ンダムパターン）に基準パターン発生器を同期させるた
めのパターン同期回路に関する。

「従来の技術Ｊ 従来の誤り車側定器に用いられている同期回路を第３図
に示す、データ入力端子１１に入力された入力データ（
擬似ランダムパターン、一般に最長線形符号列）は多重
分離回路１２でｎ列（この例ではｎ＝２）の低速データ
φ。、φ１に分離される。多重分離回路１２は例えば直
列−並列変換回路であり、入力データと同期したクロッ
クがクロック入力端子１３よりクロック除去回路１４を
通じて分周回路１５へ供給され、分周回路１５でｎ分の
１に分周され、その分周前、後の両クロックが多重分離
回路１２へ供給されて、入力データがｎ列の低速データ
に分離される１分周回路１５の出力は基準パターン発生
器１６へも供給され、基準パターン発生器１６はその分
周されたクロックで動作し、順次位相が１／ｎ周期ずつ
ずれたｎ列の基準パターンを発生する。この例では位相
が１７２周期ずれた基準パターンＲＤ、とＲＤ、とが発
生される。これら基準パターンＲＤ、およびＲＤ。

と多重分離回路１２の出力低速データの対応する相のも
のφ。およびφ１とが比較回路１７゜および１７．でそ
れぞれ比較される。これら比較回路１７゜、１７Ｉの各
比較結果は制御回路１８へ供給される０分周回路１５の
出力はカウンタ１９で計数され、カウンタ１９の計数値
は制御回路１８へ供給される。

比較回路１７゜、１７Ｉの何れかから不一致が出力され
ると、制御回路１８はカウンタ１９をリセットすると共
にクロック除去回路１４を制御して分周回路１５へ供給
するクロックを１個除去する。従って、多重分離回路１
２の出力低速データφ。、φ、への入力データの分配は
入力データのｌクロック分（１デ一タ分）だけ後にずら
される。

つまり、低速データと基準パターンとの関係がずれる。

比較回路１７゜、１７Ｉの両者とも比較結果が一致した
状態が所定数、つまり基準パターン発生器１６を構成す
るシフトレジスタの段数Ｐ（パターン周期が２Ｆ−１ビ
ツト）だけ連続して′得られると、即ち、カウンタ１９
の計数値がＰになると制御回路１８は基準パターン発生
器１６が入力データに同期したと判定して出力端子１９
からそのことを示す信号を出力し、その後、比較回路１
７゜、１７．の各不一致数、つまり誤り数を計数して誤
り率の測定を行う。

なお、基準パターン発生器１６が同期するまでの動作側
を第４図に示す、これは低速データの数ｎが２で、基準
パターンの周期が２３−１ビツト（Ｐ＝３）の場合であ
り、入力データをＲＥＣ。

ＤＡＴＡ、そのクロックをＣＬＯＣＫ、分周回路１５の
出力クロックをり、ＣＬＯＣＫ、低速データをφｏ２　
φ１、同期動作開始を５ＹＮＣ３ＴＡＲＴ、基準パター
ンをＲＤ、、ＲＤ、　、クロック除去回路１４に対する
除去指令をＳ、Ｃ０ＮＴ、同期状態となったことを示す
出力を５ＹＮＣとして示している。入力データＲＥＣ，
ＤＡＴＡ中の上に「ａ」を付けたデータが低速データφ
。に、「ｂ」を付けたデータが低速データφ、にそれぞ
れ分離変換される。基準パターンＲＤ、のデータの右上
に付けた「×」は基準パターンＲＤ、、ＲＤ。

と低速データφ。、φ、との各比較の結果、少な（とも
何れかが不一致となったことを示している。

従って「×」の直後にクロック除去指令Ｓ、Ｃ０ＮＴが
発生し、その結果、分周回路１５はｌクロック分周動作
を停止し、分周クロックＤ、ＣＬＯＣＫ　ハ２クロック
分同−状態となっている０図の右側部分で現れている基
準パターンＲＤ　＋のデータの右上に付けた［ＯＪは基
準パターンＲＤ、およびＲＤ、と低速データφ。および
φ１とがそれぞれ一致したことを示し、この一致がＰ＝
３回連続すると、同期したことを示す出力５ＹＮＣが発
生する。

「発明が解決しようとする！１ＩＢＪ このように従来のパターン同期回路ではｎ列の基準パタ
ーンとｎ列の低速データとを対応する相同志を比較し、
何れかが不一致の時にｌクロックだけ基準パターンの発
生をずらすものであるから、最悪の場合は同期状態にな
るために基準パターン発生器１６の基準パターンの一周
期分の時間を必要とする。

最近、光通信など、高速デジタル伝送が行われ、ＧＨ２
帯での利用が行われている。このデジタル伝送系に対す
る試験信号の周期が同等におさえられるため、試験信号
、つまり最長線形符号列の一周期のビット数が増大して
いる。また高速データを処理し易いように複数の低速デ
ータに分離するが、その低速データの数ｎを大にしてい
る。これらのために、入力データに基準パターン発生器
を同期させる時間が長くなり、実用的でなくなる。

例えば入力データの最長線形符号列の一周期のビット数
を２”１、周波数１を２ＧＨ２、低速データの数ｎを１
６とした場合は基準パターンの一周期は６４ミリ秒とな
り、最長線形符号列の一周期のビット数を２３１　１、
ｆを２ＧＨｚ、ｎを１１とすると基準パターンの一周期
は約１７秒となる。このように試験パターン（入力デー
タ）の−周期のビット長が２ｔ″−ｎ＝２．１５　ｘ　
１０”）ビットのように長大なパターンの場合は同期に
必要な時間は最大１７秒にもなり、実用的でなくなる。

［課題を解決するための手段」 この発明によれば多重分離回路の出力中の最も位相が遅
れた低速データを、他の（ｎ−１）列の各低速データと
（ｎ−１）個の選択回路でそれぞれ切り替えて各比較回
路へ供給するように構成され、同期動作時には最も位相
が遅れた低速データと基準パターン発生器からのｎ列の
基準パターンとをそれぞれｎ個の比較回路で比較し、そ
の何れかでも不一致が出力されると基準パターン発生器
に入力される分周されたクロックを除去し、ｎ列の基準
パターンの何れかの一列が連続して２回低速データと一
致すると、その一致がとれた基準パターンと最も位相が
遅れた基準パターンとの発生順の差（組番号の差）に応
じた数だけ分周回路に人力されるクロックを除去して、
多重分離回路における最も位相が遅れた低速データの出
力値１を一致がとれた基準パターンの相と対応する位置
にずらす。

「実施例」 第１図にこの発明の実施例を示し、第３図と対応する部
分に同一符号を付けである。端子１１からの入力データ
は従来と同様に多重分離回路１２でｎ列の低速データに
分離される。端子１３からのクロックはクロック除去回
路２２を通じて分周回路１５へ供給され、ｎ分の１に分
周され、その分周されたクロックはクロック除去回路１
４を通じて基準パターン発生ｒ５１６へ供給される。多
重分離回路１２の出力中の最も位相が遅い低速データを
他の（ｎ−１）列の各低速データと切り替えて比較回路
へそれぞれ供給することができるように（ｎ−１）個の
選択回路が設けられる。この例ではｎ＝２であり、最も
位相が遅い低速データφ１を、他の低速データφ。と選
択回路２３で切り替えて比較回路１７゜へ供給できるよ
うにされる。

同期動作時には制御回路１８により選択回路２３は最も
位相が遅い低速データφ１を選択するように制御される
。従って、基準パターン発生器１６から発生するｎ列の
各基準パターンは最も位相が遅い低速データと比較され
る。この例では比較回路１７゜、１７１で低速データφ
１と基準パターンＲＤ、、ＲＤ、とがそれぞれ比較され
る。比較回路１７゜、１７．の何れかで不一致が出力さ
れると、制御回路１８はクロック除去回路１４を制御し
て、分周されたクロックを１個除去して基準パターン発
生器１６の発生位相を低速データφ１に対し１デ一タ分
ずらす。また従来と同様にカウンタ１９をリセットする
。

端子１１の入力データが最長線形符号であれば、ｎ列の
各低速データも最長線形符号となり、これら低速データ
は１／ｎパタ一ン周期ずつ順次位相がずれたものとなる
。基準パターン発生器１６も同様であり、ｎ列の各基準
パターンは１／ｎパタ一ン周期ずつ順次位相がずれた最
長線形符号となっている。従って、最も位相が遅れた低
速データと、ｎ列の各基準パターンとをそれぞれ比較し
、何れかが不一致の時に、基準パターンの発生を１ビッ
ト遅らせることを行うと、最大でも基準パターンの１／
ｎ周期でｎ列の基準パターンの何れかが最も遅い位相の
低速データと一致する。この一致が得られると、つまり
基準パターンの周期のビット長２ｒ−１のＰだけ連続し
て一致すると、制御回路１日はクロック除去回路２２を
制御して、その最も位相が遅い低速データの出力位置を
、−敗がとれた基準パターンの相と同一の相の低速デー
タ出力位置に移動させる。つまり、一致がとれた基準パ
ターンがｉ番目の相の場合は（ｎ−ｉ）だけクロック除
去回路２２でクロックを除去する。その後、各選択回路
２３を各対応相の低速データを選択するように制御して
、各比較回路の不一致数を計数して誤り率の測定を行う
。

第２図にｎ＝２、基準パターンの一周期長を２３−１　
（Ｐ＝３）ビットとした場合の動作例を示す。

入力データをＲＥＣ，ＤＡＴＡ、入力クロックをＣＬＯ
ＣＫ、分周回路１５の分周出力をり、ＣＬＯＣＫ、低速
データをφ。、φ１、比較回路１７゜。

１７１に入力される低速データをＤＡＴＡＯ，ＤＡＴＡ
Ｉ、同期動作の開始指令を５ＹＮＣ３ＴＡＲＴ、基準パ
ターンをＲＤ、、ＲＤ、　、クロック除去回路１４に対
する除去指令をＳ、Ｃ０ＮＴｌ。

基準パターン発生器１６に入力されるクロックをＲ，Ｃ
ＬＯＣＫ、１つの基準パターンが一致したことを示す信
号を５ＹＮＣ、クロック除去回路２２に対する除去Ｉ旨
令をＳ、Ｃ０ＮＴ２、同期完了を５ＹＮＣＯＮとして示
している。同期動作の開始時には選択回路２３はφ８を
選択し、比較回路１７゜、１７Ｉの各低速データ入力Ｄ
ＡＴＡＯ。

ＤＡＴＡＩは同一であり、これと、基準パターンＲＤ、
、ＲＤ、とがそれぞれ比較され、一致している場合はそ
の基準パターンのデータの右端に「０」を、不一致の場
合はその基準パターンのデータの右端に１×」を付けで
ある。比較回路１７．。

１７１の何れか、または双方が不一致の時は、Ｓ。

Ｃ０ＮＴｌが出力され、基準パターン発生器１６の入力
クロックＲ，ＣＬＯＣＫは点線で示すように１つ抜ける
。このため基準パターンＲＤ、、ＲＤ。

は２クロツク分同−データとなる。この例では比較回路
１７゜の出力が３回続けて一致し、つまり１番目の相の
基準パターンＲＤ、が最後の相（２番目の相）の低速デ
ータφ、と一致し、これを示す信号５ＹＮＣが発生し、
これら相の差２−１＝１だけクロック除去指令Ｓ、Ｃ０
ＮＴ２が発生し、この時、クロックＤ、ＣＬＯＣＫ、Ｒ
，ＣＬＯＣＫはそれぞれ２クロツクが連続し、その後半
に対応する入力データＲＥＣ，ＤＡＴＡ中のデータ２５
は低速データφ。に入るべきであるが、これが除去され
てその次のφ、に入るべきデータがφ。

に入り、従ってそれまでの低速データφ１が１番目の相
の位置から出力されるようになり、低速データナ０．φ
首　と基準パターンＲＤ、、ＲＤ、　　とがそれぞれ同
期したものとなり、同期完了信号５ＹＮＣＯＮが発生し
、選択回路２３はφ。を選択するように制御され、比較
回路１７・、１７１にそれぞれ供給される低速データＤ
ＡＴＡＯ，ＤＡＴＡＩはそれぞれφ。、φ、となる。

「発明の効果」 以上述べたように、この発明によれば低速データ中の一
番遅いもの（ｎ番目の相の低速データ）と、ｎ列の基準
パターンとをそれぞれ比較し、その１つの基準パターン
（ｉ番目の相）で一致がとれると、（ｎ−ｉ）だけ低速
データの相をずらすものであるから、最悪でもはり基準
パターンの周期の１１ｎの時間で同期がとれ、つまり、
従来の同期回路の同期所要時間の約０分の１となり、短
時間で同期がとれる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
その動作例の各部の波形を示す図、第３図は従来のパタ
ーン同期回路を示すブロック図、第４図は第３図の動作
例の各部の波形を示す図である。

Claims (1)

【特許請求の範囲】
1. （１）入力データを多重分離回路でｎ列（ｎは２以上の
   整数）の低速データに変換し、上記入力データと同期し
   たクロックを分周回路でｎ分の１に分周し、その分周さ
   れたクロックで基準パターン発生器を動作させ、その基
   準パターン発生器から発生した位相が１／ｎ周期ずつ順
   次ずらされたｎ列の基準パターンと上記ｎ列の低速デー
   タとの対応する相のものをｎ個の比較回路でそれぞれ比
   較し、その比較結果の不一致出力で上記基準パターン発
   生器へ供給するクロックを除去して上記基準パターンを
   低速データに同期させるパターン同期回路において、 上記多重分離回路の出力中の最も位相が遅れた低速デー
   タを他の（ｎ−１）列の各低速データと切り替えて上記
   比較回路へ供給する（ｎ−１）個の選択回路と、 上記最も位相が遅れた低速データと上記ｎ列の基準パタ
   ーンとの比較において、何れかの基準パターンと一致が
   とれると、その一致がとれた基準パターンと上記最も位
   相が遅れた基準パターンとの発生順の差に応じた数だけ
   上記分周回路へ供給されるクロックを除去するクロック
   除去回路と、 を設けたことを特徴とするパターン同期回路。