JPH0537519A - フレーム同期方法および装置 - Google Patents
フレーム同期方法および装置Info
- Publication number
- JPH0537519A JPH0537519A JP3189116A JP18911691A JPH0537519A JP H0537519 A JPH0537519 A JP H0537519A JP 3189116 A JP3189116 A JP 3189116A JP 18911691 A JP18911691 A JP 18911691A JP H0537519 A JPH0537519 A JP H0537519A
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- JP
- Japan
- Prior art keywords
- synchronization
- circuit
- bit
- synchronization bit
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 同期復帰時間が短くできて、より高速でフレ
ーム同期ビットを検出する。 【構成】 前方保護中に、別の同期ビット検出回路（１
２ａ…１２ｎ）で同期ビットを検出し、同期はずれ後、
直ちに後方保護状態として同期復帰時間を短くする。
ーム同期ビットを検出する。 【構成】 前方保護中に、別の同期ビット検出回路（１
２ａ…１２ｎ）で同期ビットを検出し、同期はずれ後、
直ちに後方保護状態として同期復帰時間を短くする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータ伝送
におけるフレーム同期方法および装置に関し、特に、複
数にビットパラレル展開された入力信号のフレーム同期
ビットを高速で検出するフレーム同期方法および装置に
関する。
におけるフレーム同期方法および装置に関し、特に、複
数にビットパラレル展開された入力信号のフレーム同期
ビットを高速で検出するフレーム同期方法および装置に
関する。
【０００２】
【従来の技術】近時の高速データ処理において、回路の
遅延時間がクロック周期に比較して大きい場合に回路規
模が大なる回路では、その回路構成に困難が生じるた
め、データ列を１：ｎにパラレル展開するとともに、ク
ロック周期も１／ｎにして処理している。この場合、ｎ
系列にパラレル展開されたデータ列は、直並列回路の分
周カウンタの初期状態によってｎ通り存在することにな
る。このｎ種類のデータ列全ての同期ビットを同期ビッ
ト検出回路で検出するため、ｎ通りの回路を設けてい
る。
遅延時間がクロック周期に比較して大きい場合に回路規
模が大なる回路では、その回路構成に困難が生じるた
め、データ列を１：ｎにパラレル展開するとともに、ク
ロック周期も１／ｎにして処理している。この場合、ｎ
系列にパラレル展開されたデータ列は、直並列回路の分
周カウンタの初期状態によってｎ通り存在することにな
る。このｎ種類のデータ列全ての同期ビットを同期ビッ
ト検出回路で検出するため、ｎ通りの回路を設けてい
る。
【０００３】このような従来のフレーム同期装置を図２
に示す。
に示す。
【０００４】入力端子１に入力されたｎ本にビットパラ
レル展開された信号はフレーム同期ビットを高速で検出
するため１、ｎ個の同期ビット検出回路２ａ…２ｎに入
力して同期ビット位置を検出する。最初に同期ビット位
置を検出した同期ビット検出回路（２ａ…２ｎ）は、他
の同期ビット検出回路（２ａ…２ｎ）に対し、同期ビッ
トの検出を停止させ、選択回路３で同期ビット位置を検
出した出力を選択して、一致不一致検出回路４に送出す
る。ここで、一致不一致検出回路４は、バイナリカウン
タで構成したパルス生成回路６からの出力のフレーム同
期用パルスＳ８とのタイミングの一致不一致検出を行
い、前方保護段数分の不一致が連続した場合に同期はず
れ状態となる。
レル展開された信号はフレーム同期ビットを高速で検出
するため１、ｎ個の同期ビット検出回路２ａ…２ｎに入
力して同期ビット位置を検出する。最初に同期ビット位
置を検出した同期ビット検出回路（２ａ…２ｎ）は、他
の同期ビット検出回路（２ａ…２ｎ）に対し、同期ビッ
トの検出を停止させ、選択回路３で同期ビット位置を検
出した出力を選択して、一致不一致検出回路４に送出す
る。ここで、一致不一致検出回路４は、バイナリカウン
タで構成したパルス生成回路６からの出力のフレーム同
期用パルスＳ８とのタイミングの一致不一致検出を行
い、前方保護段数分の不一致が連続した場合に同期はず
れ状態となる。
【０００５】同期ビット検出回路２ａ…２ｎは再び同期
ビットを検出し、前記と同様に最初に同期ビットを検出
した同期ビット検出回路（２ａ…２ｎ）は、他の回路の
検出を停止させる。選択回路３は、同期ビットを検出し
た出力を選び、その出力と、保護回路５からのリセット
信号Ｓ５によりリセットされたパルス生成回路６のフレ
ーム同期パルスＳ８とビット位置を合わせ、以後一致不
一致検出回路４にてフレーム同期パルスＳ８と同期ビッ
トの一致が後方保護段数分連続した場合に同期状態とな
る。
ビットを検出し、前記と同様に最初に同期ビットを検出
した同期ビット検出回路（２ａ…２ｎ）は、他の回路の
検出を停止させる。選択回路３は、同期ビットを検出し
た出力を選び、その出力と、保護回路５からのリセット
信号Ｓ５によりリセットされたパルス生成回路６のフレ
ーム同期パルスＳ８とビット位置を合わせ、以後一致不
一致検出回路４にてフレーム同期パルスＳ８と同期ビッ
トの一致が後方保護段数分連続した場合に同期状態とな
る。
【０００６】
【発明が解決しようとする課題】この従来のフレーム同
期装置では、前方保護段数分の不一致を検出し、同期は
ずれ状態となってから、同期ビット検出回路（２ａ…２
ｎ）が、同期ビットの検出を開始するので、同期状態に
おいて、データ列の位相がずれた様な場合、同期復帰す
るのに時間がかかり、より高速でフレーム同期ビットを
検出できないという欠点があった。
期装置では、前方保護段数分の不一致を検出し、同期は
ずれ状態となってから、同期ビット検出回路（２ａ…２
ｎ）が、同期ビットの検出を開始するので、同期状態に
おいて、データ列の位相がずれた様な場合、同期復帰す
るのに時間がかかり、より高速でフレーム同期ビットを
検出できないという欠点があった。
【０００７】本発明は、この課題に鑑みてなされ、より
高速でフレーム同期ビットを検出できるフレーム同期方
法および装置を提供することを目的とする。
高速でフレーム同期ビットを検出できるフレーム同期方
法および装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明のフレーム同期方法は、前方保護中に、別に
同期ビットを検出し、同期はずれ後、直ちに後方保護状
態とすることを特徴とするものである。
に、本発明のフレーム同期方法は、前方保護中に、別に
同期ビットを検出し、同期はずれ後、直ちに後方保護状
態とすることを特徴とするものである。
【０００９】また、本発明は、複数にビットパラレル展
開された入力信号のフレーム同期ビットを高速で検出す
るフレーム同期装置において、複数にビットパラレル展
開された夫々の入力信号が供給される複数の同期ビット
検出回路と、フレームパルスを出力するパルス生成回路
と、このパルス生成回路と複数の同期ビット検出回路と
における一致不一致を検出する複数の一致不一致検出回
路と、複数の一致不一致検出回路で一致を検出した回路
の出力に対し、前方及び後方保護を計数し、同期はずれ
時に保護回路よりパルス生成回路をリセットする保護回
路とを備えるものである。
開された入力信号のフレーム同期ビットを高速で検出す
るフレーム同期装置において、複数にビットパラレル展
開された夫々の入力信号が供給される複数の同期ビット
検出回路と、フレームパルスを出力するパルス生成回路
と、このパルス生成回路と複数の同期ビット検出回路と
における一致不一致を検出する複数の一致不一致検出回
路と、複数の一致不一致検出回路で一致を検出した回路
の出力に対し、前方及び後方保護を計数し、同期はずれ
時に保護回路よりパルス生成回路をリセットする保護回
路とを備えるものである。
【００１０】
【実施例】以下、本発明のフレーム同期方法および装置
の一実施例を図面をもとに説明する。
の一実施例を図面をもとに説明する。
【００１１】図１は実施例の構成を示している。
【００１２】図１において、入力端子１１を通じてｎ本
にビットパラレル展開されたデータ列が供給され、高速
で同期ビットを検出するｎ個の同期ビット検出回路１２
ａ…１２ｎと、同期ビット検出回路１２ａ…１２ｎの夫
々の出力端と入力端が接続されて、フレーム同期パルス
Ｓ７との一致不一致の検出を行う一致不一致検出回路１
３ａ…１３ｎが設けられている。
にビットパラレル展開されたデータ列が供給され、高速
で同期ビットを検出するｎ個の同期ビット検出回路１２
ａ…１２ｎと、同期ビット検出回路１２ａ…１２ｎの夫
々の出力端と入力端が接続されて、フレーム同期パルス
Ｓ７との一致不一致の検出を行う一致不一致検出回路１
３ａ…１３ｎが設けられている。
【００１３】さらに一致不一致検出回路１３ａ…１３ｎ
で一致した出力に対し、後方保護段数の計数を行い同期
状態となる保護回路１４と、前記のフレーム同期パルス
Ｓ７を一致不一致検出回路１３ａ…１３ｎに出力するパ
ルス生成回路１５とが設けられている。
で一致した出力に対し、後方保護段数の計数を行い同期
状態となる保護回路１４と、前記のフレーム同期パルス
Ｓ７を一致不一致検出回路１３ａ…１３ｎに出力するパ
ルス生成回路１５とが設けられている。
【００１４】次に、この構成における動作について説明
する。
する。
【００１５】先ず、同期はずれ状態を説明する。
【００１６】入力端子１１からのデータ列中の同期ビッ
トが同期ビット検出回路１２ａ…１２ｎで検出される。
同期ビット検出回路１２ａ…１２ｎで同期が検出された
出力は、一致不一致検出回路１３ａ…１３ｎで、パルス
生成回路１５からのフレーム同期パルスＳ7 との一致不
一致を検出する。保護回路１４は、一致した出力に対
し、後方保護段数の計数を行い同期状態となる。
トが同期ビット検出回路１２ａ…１２ｎで検出される。
同期ビット検出回路１２ａ…１２ｎで同期が検出された
出力は、一致不一致検出回路１３ａ…１３ｎで、パルス
生成回路１５からのフレーム同期パルスＳ7 との一致不
一致を検出する。保護回路１４は、一致した出力に対
し、後方保護段数の計数を行い同期状態となる。
【００１７】次に、同期状態を説明する。
【００１８】入力端子１１に入力されるデータ列中の位
相がずれた場合、同期状態が確定していた時に一致を検
出していた一致不一致検出回路（１３ａ…１３ｎ）の出
力が不一致となるため保護回路１４は、前方保護状態と
なり、保護段数を超える不一致を検出した場合、同期は
ずれ状態となる。この時、前方保護状態において、同期
ビット検出回路１２ａ…１２ｎのうち、今まで同期ビッ
トを検出していた同期ビット検出回路（１２ａ…１２
ｎ）以外の回路で、同期ビットが検出されている様な場
合、保護回路１４からリセットパルスＳ６をパルス生成
回路１５に出力する。このリセットパルスＳ６でパルス
生成回路１５は、出力のフレーム同期用パルスＳ７の位
相を変化させ、順次同期ビット検出回路１２ａ…１２ｎ
の同期ビットの検出の有無を検索るすことにより、直ち
に同期ビットを検出している同期ビット検出回路１２ａ
…１２ｎを検出することができる。
相がずれた場合、同期状態が確定していた時に一致を検
出していた一致不一致検出回路（１３ａ…１３ｎ）の出
力が不一致となるため保護回路１４は、前方保護状態と
なり、保護段数を超える不一致を検出した場合、同期は
ずれ状態となる。この時、前方保護状態において、同期
ビット検出回路１２ａ…１２ｎのうち、今まで同期ビッ
トを検出していた同期ビット検出回路（１２ａ…１２
ｎ）以外の回路で、同期ビットが検出されている様な場
合、保護回路１４からリセットパルスＳ６をパルス生成
回路１５に出力する。このリセットパルスＳ６でパルス
生成回路１５は、出力のフレーム同期用パルスＳ７の位
相を変化させ、順次同期ビット検出回路１２ａ…１２ｎ
の同期ビットの検出の有無を検索るすことにより、直ち
に同期ビットを検出している同期ビット検出回路１２ａ
…１２ｎを検出することができる。
【００１９】検出後、リセットパルスＳ６は直ちに解除
される。そしてこの一致が後方保護段数分連続した場合
に、再び同期状態となる。
される。そしてこの一致が後方保護段数分連続した場合
に、再び同期状態となる。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
のフレーム同期方法および装置は、前方保護中に、別の
同期ビット検出回路で同期ビットを検出し、同期はずれ
後、直ちに後方保護状態となるため、同期復帰時間が短
くでき、より高速でフレーム同期ビットを検出できると
いう効果を有する。
のフレーム同期方法および装置は、前方保護中に、別の
同期ビット検出回路で同期ビットを検出し、同期はずれ
後、直ちに後方保護状態となるため、同期復帰時間が短
くでき、より高速でフレーム同期ビットを検出できると
いう効果を有する。
【図１】本発明のフレーム同期方法および装置の実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】従来のフレーム同期装置の構成を示すブロック
図である。
図である。
１２ａ…１２ｎ 同期ビット検出回路
１３ａ…１３ｎ 一致不一致検出回路
１４ 保護回路
１５ パルス生成回路
Ｓ６ リセットパルス
Ｓ７ フレーム同期パルス
Claims (2)
- 【請求項１】前方保護中に、別に同期ビットを検出し、
同期はずれ後、直ちに後方保護状態とすることを特徴と
するフレーム同期方法。 - 【請求項２】複数にビットパラレル展開された入力信号
のフレーム同期ビットを高速で検出するフレーム同期装
置において、 複数にビットパラレル展開された夫々の入力信号が供給
される複数の同期ビット検出回路と、 フレームパルスを出力するパルス生成回路と、 このパルス生成回路と上記複数の同期ビット検出回路と
における一致不一致を検出する複数の一致不一致検出回
路と、 上記複数の一致不一致検出回路で一致を検出した回路の
出力に対し、前方及び後方保護を計数し、同期はずれ時
に上記保護回路より上記パルス生成回路をリセットする
保護回路と、 を備えるフレーム同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189116A JPH0537519A (ja) | 1991-07-30 | 1991-07-30 | フレーム同期方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189116A JPH0537519A (ja) | 1991-07-30 | 1991-07-30 | フレーム同期方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537519A true JPH0537519A (ja) | 1993-02-12 |
Family
ID=16235656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189116A Pending JPH0537519A (ja) | 1991-07-30 | 1991-07-30 | フレーム同期方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001056227A1 (fr) * | 2000-01-27 | 2001-08-02 | Fujitsu Limited | Circuit de detection synchrone, dispositif de commande synchrone comprenant ce circuit, et procede de detection synchrone |
-
1991
- 1991-07-30 JP JP3189116A patent/JPH0537519A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001056227A1 (fr) * | 2000-01-27 | 2001-08-02 | Fujitsu Limited | Circuit de detection synchrone, dispositif de commande synchrone comprenant ce circuit, et procede de detection synchrone |
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