JP2944319B2 - 並列展開型フレーム同期方式 - Google Patents
並列展開型フレーム同期方式Info
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- JP2944319B2 JP2944319B2 JP4215875A JP21587592A JP2944319B2 JP 2944319 B2 JP2944319 B2 JP 2944319B2 JP 4215875 A JP4215875 A JP 4215875A JP 21587592 A JP21587592 A JP 21587592A JP 2944319 B2 JP2944319 B2 JP 2944319B2
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Description
【０００１】
【産業上の利用分野】本発明は、並列展開形フレーム同
期方式に関し、特に同期方式の多重端局装置に用いられ
疑似同期防止機能付き並列展開形フレーム同期方式に関
する。
期方式に関し、特に同期方式の多重端局装置に用いられ
疑似同期防止機能付き並列展開形フレーム同期方式に関
する。
【０００２】
【従来の技術】一般に、この種の並列展開形フレーム同
期方式は、高速の信号のフレーム同期をとる場合に、信
号をｎ（ｎは整数）ビットパラレルに展開することによ
り処理速度を上げる目的で用いられている。
期方式は、高速の信号のフレーム同期をとる場合に、信
号をｎ（ｎは整数）ビットパラレルに展開することによ
り処理速度を上げる目的で用いられている。
【０００３】図２は従来の並列展開形フレーム同期方式
の一例を示すブロック図である。図２において、シリア
ル信号１０１をｎビットパラレル信号１０２に展開する
シリアルパラレル変換回路１と、ｎビットパラレル信号
１０２から、シリアル信号の１ビット分ずつずれたｎ本
のｎビットパラレル信号１０３−１〜ｎを作成するラッ
チ回路２とラッチした信号を同期パタンと照合してフレ
ーム同期をとるｎ個の同期回路３−１〜ｎを有してい
る。また、ｎ個の同期回路３から同期引込完了信号１０
４−１〜ｎを受信し、一番先に同期を確立した同期回路
３を示す信号を出力する優先処理回路１３と、優先処理
回路１３が示した同期回路３の入力信号と同じビット配
置になるようにパラレル信号のビット位置を入れかえる
ビット入替回路１１とを有している。
の一例を示すブロック図である。図２において、シリア
ル信号１０１をｎビットパラレル信号１０２に展開する
シリアルパラレル変換回路１と、ｎビットパラレル信号
１０２から、シリアル信号の１ビット分ずつずれたｎ本
のｎビットパラレル信号１０３−１〜ｎを作成するラッ
チ回路２とラッチした信号を同期パタンと照合してフレ
ーム同期をとるｎ個の同期回路３−１〜ｎを有してい
る。また、ｎ個の同期回路３から同期引込完了信号１０
４−１〜ｎを受信し、一番先に同期を確立した同期回路
３を示す信号を出力する優先処理回路１３と、優先処理
回路１３が示した同期回路３の入力信号と同じビット配
置になるようにパラレル信号のビット位置を入れかえる
ビット入替回路１１とを有している。
【０００４】次に動作について説明する。入力されたシ
リアル信号１０１はシリアル／パラレル変換回路１を通
りｎビットパラレル信号１０２に展開され、ラッチ回路
２に入力される。ラッチ回路２は入力されたｎビットパ
ラレル信号１０２から、シリアル信号１０１の１ビット
分ずつずれたｎ本のｎビットパラレル信号１０３−１〜
ｎを作成する。ラッチ回路２の１本目の各ビットがシリ
アル信号の第１〜第ｎデータを出力しているとき、ｋ本
目の出力はシリアル信号の第ｋ〜第（ｎ＋ｋ−１）デー
タとなる。ラッチ回路２のｎ本の出力はｎ個の同期回路
３−１〜ｎにそれぞれ入力される。
リアル信号１０１はシリアル／パラレル変換回路１を通
りｎビットパラレル信号１０２に展開され、ラッチ回路
２に入力される。ラッチ回路２は入力されたｎビットパ
ラレル信号１０２から、シリアル信号１０１の１ビット
分ずつずれたｎ本のｎビットパラレル信号１０３−１〜
ｎを作成する。ラッチ回路２の１本目の各ビットがシリ
アル信号の第１〜第ｎデータを出力しているとき、ｋ本
目の出力はシリアル信号の第ｋ〜第（ｎ＋ｋ−１）デー
タとなる。ラッチ回路２のｎ本の出力はｎ個の同期回路
３−１〜ｎにそれぞれ入力される。
【０００５】同期回路３内の同期パタン検出回路４で
は、まずハンチング（同期探査）状態として入力された
信号と同期パタンを照合し、一致か不一致かを出力す
る。フレームカウンタ５は同期パタンと一致したときに
カウントアップを開始し、１フレーム毎にフレームパル
スを出力する。同期パタン不一致のときフレームカウン
タ５はハンチング状態となりカウンタはリセットされて
停止し、フレームパルスは常時出力された状態となる。
同期検出回路４は、１度同期パタンと一致すると保護状
態となりフレームパルスの入力かあったときに同期パタ
ンと照合する。保護回路６では設定された後方保護回数
分同期パタン一致信号を入力すると同期引込完了信号を
出力する。
は、まずハンチング（同期探査）状態として入力された
信号と同期パタンを照合し、一致か不一致かを出力す
る。フレームカウンタ５は同期パタンと一致したときに
カウントアップを開始し、１フレーム毎にフレームパル
スを出力する。同期パタン不一致のときフレームカウン
タ５はハンチング状態となりカウンタはリセットされて
停止し、フレームパルスは常時出力された状態となる。
同期検出回路４は、１度同期パタンと一致すると保護状
態となりフレームパルスの入力かあったときに同期パタ
ンと照合する。保護回路６では設定された後方保護回数
分同期パタン一致信号を入力すると同期引込完了信号を
出力する。
【０００６】同期引込完了後、入力信号と同期パタンの
不一致信号を前方保護回数検出すると同期はずれ信号を
出力する。また、同期回路３は優先処理回路１３からの
制御信号によって常にハンチング状態となり、同期引込
完了信号は出力されなくなる。
不一致信号を前方保護回数検出すると同期はずれ信号を
出力する。また、同期回路３は優先処理回路１３からの
制御信号によって常にハンチング状態となり、同期引込
完了信号は出力されなくなる。
【０００７】優先処理回路１３はｎ個の同期回路３から
の同期引込完了信号１０４−１〜ｎを入力し、最初に同
期引込みを完了した回路を示す同期位置信号をビット入
替回路１１に出力する。また、ｋ番目の回路が同期引込
みを完了した場合、それ以外の回路に対して同期引込完
了信号を出力しないように制御信号を出力する。ｋ番目
の同期回路３−ｋの同期がはずれると前記制御信号は解
除され、新たに同期引込みを完了した回路が、同期引き
込み完了信号を出力する。ビット入替回路１１は、優先
処理回路１３からの同期位置信号によって同期状態にあ
る回路の入力信号と同じビット配置となるようにｎビッ
トパラレル信号１０２のビットを入れかえて出力する。
の同期引込完了信号１０４−１〜ｎを入力し、最初に同
期引込みを完了した回路を示す同期位置信号をビット入
替回路１１に出力する。また、ｋ番目の回路が同期引込
みを完了した場合、それ以外の回路に対して同期引込完
了信号を出力しないように制御信号を出力する。ｋ番目
の同期回路３−ｋの同期がはずれると前記制御信号は解
除され、新たに同期引込みを完了した回路が、同期引き
込み完了信号を出力する。ビット入替回路１１は、優先
処理回路１３からの同期位置信号によって同期状態にあ
る回路の入力信号と同じビット配置となるようにｎビッ
トパラレル信号１０２のビットを入れかえて出力する。
【０００８】
【発明が解決しようとする課題】上述したように従来の
並列展開形フレーム同期方式では、ある回路が同期状態
にあると他の回路は常にハンチング状態となり、同期パ
タンを検出しても保護状態に入らない。このため、デー
タを誤って同期パタンと判断し同期状態になった場合
（疑似同期状態）、その同期がはずれてから新たに同期
引き込みを行うため、同期復帰時間が遅れるという問題
点がある。
並列展開形フレーム同期方式では、ある回路が同期状態
にあると他の回路は常にハンチング状態となり、同期パ
タンを検出しても保護状態に入らない。このため、デー
タを誤って同期パタンと判断し同期状態になった場合
（疑似同期状態）、その同期がはずれてから新たに同期
引き込みを行うため、同期復帰時間が遅れるという問題
点がある。
【０００９】
【課題を解決するための手段】本発明の並列展開形フレ
ーム同期方式は、シリアル信号をｎ（ｎは整数）ビット
パラレル信号に変換するシリアルパラレル変換手段と、
前記ｎビットパラレル信号から前記シリアル信号の１ビ
ット分ずつずれたｎ本のｎビットパラレル信号を生成す
るラッチ手段と、前記ラッチ手段のいずれか１本の出力
信号を入力し同期パタンと照合して同期引込完了信号を
出力するｎ個の同期手段と、ｎ個の前記同期手段からの
各前記同期引込完了信号を受信し最初に同期を確立した
前記同期手段を示す同期位置信号を出力しかつ最初に同
期を確立した前記同期手段以外のｎ−１個の前記同期手
段にその動作を停止するための制御信号を出力する優先
処理手段と、前記優先処理手段の出力する前記同期位置
信号により前記ｎビットパラレル信号を前記同期引込完
了を出力した前記同期手段の入力信号と同じビット配置
になるようにビット位置を入れかえるビット入替手段と
を備える並列展開形フレーム同期方式において、ｎ本の
前記ｎビットパラレル信号から１本を選択する第１のセ
レクタ手段と、ｎ個の前記同期手段の出力するｎ個のフ
レームパルスから１つを選択する第２のセレクタ手段
と、前記第１のセレクタ手段の出力信号と前記第２のセ
レクタ信号とを入力する前記同期手段と同構成のｎ＋１
個目の予備同期手段と、前記ビット入替手段の出力信号
に対してエラーを検出しエラー検出信号を出力するエラ
ー検出手段と、前記予備同期手段の出力する前記同期引
込完了信号と前記エラー検出手段の出力信号とを入力し
最初に同期を確立した前記同期手段に対して新たな同期
位置を示す信号を出力する制御手段とを付加し、前記優
先処理手段は前記エラー検出手段の出力信号を入力した
時は新たな前記同期引込完了信号を入力し前記同期位置
信号を前記ビット入替手段に出力し、前記制御信号を新
たな前記同期引込完了信号を出力した以外のｎ−１個の
前記同期手段に出力し、また前記第１のセレクタ手段と
第２のセレクタ手段とに前記同期引込完了信号を出力し
た前記同期手段の位置を示す選択信号を出力する。
ーム同期方式は、シリアル信号をｎ（ｎは整数）ビット
パラレル信号に変換するシリアルパラレル変換手段と、
前記ｎビットパラレル信号から前記シリアル信号の１ビ
ット分ずつずれたｎ本のｎビットパラレル信号を生成す
るラッチ手段と、前記ラッチ手段のいずれか１本の出力
信号を入力し同期パタンと照合して同期引込完了信号を
出力するｎ個の同期手段と、ｎ個の前記同期手段からの
各前記同期引込完了信号を受信し最初に同期を確立した
前記同期手段を示す同期位置信号を出力しかつ最初に同
期を確立した前記同期手段以外のｎ−１個の前記同期手
段にその動作を停止するための制御信号を出力する優先
処理手段と、前記優先処理手段の出力する前記同期位置
信号により前記ｎビットパラレル信号を前記同期引込完
了を出力した前記同期手段の入力信号と同じビット配置
になるようにビット位置を入れかえるビット入替手段と
を備える並列展開形フレーム同期方式において、ｎ本の
前記ｎビットパラレル信号から１本を選択する第１のセ
レクタ手段と、ｎ個の前記同期手段の出力するｎ個のフ
レームパルスから１つを選択する第２のセレクタ手段
と、前記第１のセレクタ手段の出力信号と前記第２のセ
レクタ信号とを入力する前記同期手段と同構成のｎ＋１
個目の予備同期手段と、前記ビット入替手段の出力信号
に対してエラーを検出しエラー検出信号を出力するエラ
ー検出手段と、前記予備同期手段の出力する前記同期引
込完了信号と前記エラー検出手段の出力信号とを入力し
最初に同期を確立した前記同期手段に対して新たな同期
位置を示す信号を出力する制御手段とを付加し、前記優
先処理手段は前記エラー検出手段の出力信号を入力した
時は新たな前記同期引込完了信号を入力し前記同期位置
信号を前記ビット入替手段に出力し、前記制御信号を新
たな前記同期引込完了信号を出力した以外のｎ−１個の
前記同期手段に出力し、また前記第１のセレクタ手段と
第２のセレクタ手段とに前記同期引込完了信号を出力し
た前記同期手段の位置を示す選択信号を出力する。
【００１０】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。図１は本発明のブロック図である。
して説明する。図１は本発明のブロック図である。
【００１１】図１において、図２における従来例に比
べ、予備同期回路３−（ｎ＋１）とｎ本のｎビットパラ
レル信号１０３−１〜ｎから１本を選択するセレクタ７
と、ｎ本のフレームパルスから１本を選択すセレクタ８
と、ビット入替回路１１の出力データ１０５に対するエ
ラー検出回路１２と、エラー検出回路１２がエラー検出
しており予備同期回路３−（ｎ＋１）で同期引き込みし
たときに、疑似同期状態の同期回路３に新たな同期位置
を示す信号を出力する制御回路９とを付加し構成してい
る。
べ、予備同期回路３−（ｎ＋１）とｎ本のｎビットパラ
レル信号１０３−１〜ｎから１本を選択するセレクタ７
と、ｎ本のフレームパルスから１本を選択すセレクタ８
と、ビット入替回路１１の出力データ１０５に対するエ
ラー検出回路１２と、エラー検出回路１２がエラー検出
しており予備同期回路３−（ｎ＋１）で同期引き込みし
たときに、疑似同期状態の同期回路３に新たな同期位置
を示す信号を出力する制御回路９とを付加し構成してい
る。
【００１２】次に動作について説明する。エラー検出回
路１２はビット入替回路１１の出力データ１０５に対し
てエラーを検出し、設定されたしきい値を越えた場合に
優先処理回路１０及び制御回路９にエラー信号１０６を
出力する。いま、同期回路３のうちｋ番目の回路（ｋ＝
１〜ｎ）が同期引き込み完了を示しているとする。優先
処理回路１０は、エラー検出回路１２からのエラー信号
１０６がない場合には、ビット入替回路１１に対し現在
同期状態のｋ番目の同期回路３−ｋを示す同期位置信号
を出力し、同期回路３−１〜ｎの全てが同期状態でない
場合、あるいは同期回路３−１〜ｎのいずれかが同期状
態であり、エラー検出回路がエラー信号１０６がある場
合は、同期回路３−１〜ｎからの同期引込完了信号１０
４−１〜ｎのうち最初に入力されたものを有効とする優
先処理を行う。
路１２はビット入替回路１１の出力データ１０５に対し
てエラーを検出し、設定されたしきい値を越えた場合に
優先処理回路１０及び制御回路９にエラー信号１０６を
出力する。いま、同期回路３のうちｋ番目の回路（ｋ＝
１〜ｎ）が同期引き込み完了を示しているとする。優先
処理回路１０は、エラー検出回路１２からのエラー信号
１０６がない場合には、ビット入替回路１１に対し現在
同期状態のｋ番目の同期回路３−ｋを示す同期位置信号
を出力し、同期回路３−１〜ｎの全てが同期状態でない
場合、あるいは同期回路３−１〜ｎのいずれかが同期状
態であり、エラー検出回路がエラー信号１０６がある場
合は、同期回路３−１〜ｎからの同期引込完了信号１０
４−１〜ｎのうち最初に入力されたものを有効とする優
先処理を行う。
【００１３】また、同期回路３−１〜ｎのうちｋ番目以
外の同期回路に対してハンチングを開始する制御信号を
出力し、同期引き込みを開始させる。さらに、優先処理
回路１０は、セレクタ７、セレクタ８に、現在同期状態
の回路がどの回路であるかを示す制御信号１０７を出力
する。
外の同期回路に対してハンチングを開始する制御信号を
出力し、同期引き込みを開始させる。さらに、優先処理
回路１０は、セレクタ７、セレクタ８に、現在同期状態
の回路がどの回路であるかを示す制御信号１０７を出力
する。
【００１４】セレクタ７はラッチ回路２のｎ本のｎビッ
トパラレル信号１０３−１〜ｎから、制御信号１０７が
示すｋ番目の信号を選択して出力する。セレクタ８はｎ
本のフレームパルスから制御信号１０７が示すｋ番目の
信号を選択して出力する。予備同期回路３−（ｎ＋１）
は同期状態の同期回路３−ｋと同じ信号をセレクタ７よ
り入力し、セレクタ８より入力したフレームパルスの位
置以外の位置でハンチングを行う。
トパラレル信号１０３−１〜ｎから、制御信号１０７が
示すｋ番目の信号を選択して出力する。セレクタ８はｎ
本のフレームパルスから制御信号１０７が示すｋ番目の
信号を選択して出力する。予備同期回路３−（ｎ＋１）
は同期状態の同期回路３−ｋと同じ信号をセレクタ７よ
り入力し、セレクタ８より入力したフレームパルスの位
置以外の位置でハンチングを行う。
【００１５】制御回路９は、同期回路３−（ｎ＋１）の
同期引き込み完了信号とエラー検出回路のエラー信号１
０６とを入力し、同期回路３−（ｎ＋１）が同期を確立
し、エラー信号１０６がエラーを示しているときに、同
期回路３−ｋに対して予備同期回路３−（ｎ＋１）のフ
レームパルスを出力し、同期回路３−ｋのフレームカウ
ンタ５を修正する。
同期引き込み完了信号とエラー検出回路のエラー信号１
０６とを入力し、同期回路３−（ｎ＋１）が同期を確立
し、エラー信号１０６がエラーを示しているときに、同
期回路３−ｋに対して予備同期回路３−（ｎ＋１）のフ
レームパルスを出力し、同期回路３−ｋのフレームカウ
ンタ５を修正する。
【００１６】
【発明の効果】以上説明したように本発明は、疑似同期
を早期に検出する為のエラー検出回路と、疑似同期状態
の同期回路のかわりにハンチングを行う予備の同期回路
を設けたことにより、疑似同期状態のときにハンチング
が可能となり、同期復帰時間が短縮される効果がある。
を早期に検出する為のエラー検出回路と、疑似同期状態
の同期回路のかわりにハンチングを行う予備の同期回路
を設けたことにより、疑似同期状態のときにハンチング
が可能となり、同期復帰時間が短縮される効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来例を示すブロック図である。
１ シリアル／パラレル変換回路 ２ ラッチ回路 ３ 同期回路 ４ 同期パタン検出回路 ５ フレームカウンタ ６ 保護回路 ７ 第１セレクタ ８ 第２セレクタ ９ 制御回路 １０ 優先処理回路 １１ ビット入替回路 １２ エラー検出回路 １３ 優先処理回路
フロントページの続き (56)参考文献 特開 平４−323928（ＪＰ，Ａ) 特開 昭63−294151（ＪＰ，Ａ) 特開 昭63−67939（ＪＰ，Ａ) 特開 平４−81030（ＪＰ，Ａ) 特開 平５−37519（ＪＰ，Ａ) 特開 平３−244235（ＪＰ，Ａ) 特開 平５−268207（ＪＰ，Ａ) 特開 平２−274133（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/06 H04L 7/08
Claims (1)
- 【請求項１】 シリアル信号をｎ（ｎは整数）ビットパ
ラレル信号に変換するシリアルパラレル変換手段と、前
記ｎビットパラレル信号から前記シリアル信号の１ビッ
ト分ずつずれたｎ本のｎビットパラレル信号を生成する
ラッチ手段と、前記ラッチ手段のいずれか１本の出力信
号を入力し同期パタンと照合して同期引込完了信号を出
力するｎ個の同期手段と、ｎ個の前記同期手段からの各
前記同期引込完了信号を受信し最初に同期を確立した前
記同期手段を示す同期位置信号を出力しかつ最初に同期
を確立した前記同期手段以外のｎ−１個の前記同期手段
にその動作を停止するための制御信号を出力する優先処
理手段と、前記優先処理手段の出力する前記同期位置信
号により前記ｎビットパラレル信号を前記同期引込完了
を出力した前記同期手段の入力信号と同じビット配置に
なるようにビット位置を入れかえるビット入替手段とを
備える並列展開形フレーム同期方式において、 ｎ本の前記ｎビットパラレル信号から１本を選択する第
１のセレクタ手段と、ｎ個の前記同期手段の出力するｎ
個のフレームパルスから１つを選択する第２のセレクタ
手段と、前記第１のセレクタ手段の出力信号と前記第２
のセレクタ信号とを入力する前記同期手段と同構成のｎ
＋１個目の予備同期手段と、前記ビット入替手段の出力
信号に対してエラーを検出しエラー検出信号を出力する
エラー検出手段と、前記予備同期手段の出力する前記同
期引込完了信号と前記エラー検出手段の出力信号とを入
力し最初に同期を確立した前記同期手段に対して新たな
同期位置を示す信号を出力する制御手段とを付加し、前
記優先処理手段は前記エラー検出手段の出力信号を入力
した時は新たな前記同期引込完了信号を入力し前記同期
位置信号を前記ビット入替手段に出力し、前記制御信号
を新たな前記同期引込完了信号を出力した以外のｎ−１
個の前記同期手段に出力し、また前記第１のセレクタ手
段と第２のセレクタ手段とに前記同期引込完了信号を出
力した前記同期手段の位置を示す選択信号を出力するこ
とを特徴とする並列展開形フレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215875A JP2944319B2 (ja) | 1992-08-13 | 1992-08-13 | 並列展開型フレーム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215875A JP2944319B2 (ja) | 1992-08-13 | 1992-08-13 | 並列展開型フレーム同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661963A JPH0661963A (ja) | 1994-03-04 |
| JP2944319B2 true JP2944319B2 (ja) | 1999-09-06 |
Family
ID=16679709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215875A Expired - Lifetime JP2944319B2 (ja) | 1992-08-13 | 1992-08-13 | 並列展開型フレーム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944319B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2770766B2 (ja) * | 1995-02-27 | 1998-07-02 | 日本電気株式会社 | Ａｔｍ導通特性試験装置および方法 |
| US7272948B2 (en) | 2004-09-16 | 2007-09-25 | Carrier Corporation | Heat pump with reheat and economizer functions |
| KR100666126B1 (ko) * | 2005-12-29 | 2007-01-09 | 전자부품연구원 | 샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로 |
-
1992
- 1992-08-13 JP JP4215875A patent/JP2944319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661963A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |