SU1095435A1 - Устройство синхронизации - Google Patents

Abstract

УСТРОЙСТВО СИНХРОНИЗАЦИИ , содержащее последовательно соединенные регистрирующий блок, выделитель синхросигнала, блок защиты, блок установки распределител , распределитель, триггер и элемент И, последовательно соединенн1ые элемент запрета, элемент ИЛИ и формирователь тактовых импульсов, выход которого . подключен к объединенным тактовым входам регистрирующего блока и распределител , управл ющий выход и сбросовый выход которого подключены соответственно к управл ющему входу выделител  синхросигнала и сбросовому входу блока установки распределител , второй выход блока защиты подключен к запрещающему входу элемента запрета, причем информационный вход регистрирующего блока и тактовые информационные выходы распределител   вл ютс  соответственно входом и выходами устройства синхронизации, отличающеес  тем, что, с целью повыщени  точности синхрониза-ции в услови х помех, в него введены последовательно соединенные формирователь фронтов сигналов и элемент задержки, последовательно соединенные формирователь эталонного синхросигнала, блок неравнозначности и дополнительный элемент запрета, второй запрещающий вход которого соединен с инверсным выходом триггера, при этом информационный вход регистрирующего блока объединен с входом формировател  фронтов сигналов, а второй выход регистрирующего блока подключен к другому входу блока неравнозначности, выход элемента задер (Л жки подключен к объединенным информационным входам элемента запрета и дополнительного элемента запрета, выход которого подключен к второму входу элемента ИЛИ, к. второму входу элемента И подключен выход формировател  тактовых импульсов , а выход элемента И подключен к входу формировател  эталонного синхросигнала. со ел 4 EJO ел

Description

(Риг.1

Изобретение относитс  к электросв зи и может быть использовано в системах передачи дискретных сообщений дл  обеспечени  тактовой и цикловой синхронизации.

Известно устройство синхронизации, содержащее последовательно соединенные регистрирующий блок, блок выделени  синхросигнала , защитный блок, блок установки распределител , распределитель, а также формирователь тактовых импульсов, вход которого объединен с входом регистрирующего блока, а выход формировател  тактовых импульсов подключен к объединенным входам регистрирующего блока и распределител  1.

Недостатком данного устройства синхронизации  вл етс  низка  точность синхронизации в услови х помех.

Наиболее близким к предлагаемому  вл етс  устройство синхронизации, содержащее последовательно соединенные регистрирующий блок, выделитель синхросигнала, блок защиты, блок установки распределител , распределитель, триггер и элемент И, последовательно соединенные элемент запрета , элемент ИЛИ и формирователь тактовых импульсов, выход которого подключен к объединенным тактовым входам регистрирующего блока и распределител , управл ющий выход и сбросовый выход которого подключены соответственно к управл ющему входу выделител  синхросигнала и сбросовому входу блока установки распределител , второй выход блока защиты подключен к запрещающему входу элемента запрета, причем информационный вход регистрирующего блока и тактовые информационные выходы распределител   вл ютс  соответственно входом и выходами устройства, другие входы элемента И элемента запрета объедийены с информационным входом регистрирующего блока, а выход элемента И подключен к другому ,входу элементна ИЛИ 21.

Недостатком данного устройства синхронизации  вл етс  низка  точность синхронизации в услови х помех.

Цель изобретени  - ровыщение точности синхронизации в услови х помех.

Поставленна  цель достигаетс  тем, что в устройство синхронизации, содержащее последовательно соединенные регистрирук:)щий блок, выделитель синхросигнала, блок защиты, блок установки распределител , распределитель, триггер и элемент И, последовательно соединенные элемент запрета, элемент ИЛИ и формирователь тактовых импульсов, выход которого подключен к объединенным тактовым входам регистрирующего блока и распределител , управл ющий выход и сбросовый выход которого подключены соответственно к управл ющему входу выделител  синхросигнала и сброеовому входу блока установки распределител .

второй выход блока защиты подключен к запрещающему входу элемента запрета, причем информационный вход регистрирующего блока и тактовые информационные 5 выходы распределител   вл ютс  соответственно входом и выходами устройства синхронизации , введены последовательно содиненные формирователь фронтов сигналов и элемент задержки, последовательно соединенные формирователь эталонного синхросигнала , блок неравнозначности и дополнительный элемент запрета, второй запрещающий вход которого соединен с инверсным выходом триггера, при этом информационный вход регистрирующего блока объ5 единен с входом формировател  фронтов сигналов, а второй выход регистрирующего блока подключен к другому входу блока неравнозначности, выход элемента задержки подключен к объединенным информационным входам элемента запрета и дополнио тельного элемента запрета, выход которого подключен к второму входу элемента ИЛИ, к второму входу элемента И йодключен вы- ход формировател  тактовых импульсов, а выход элемента И подключен к входу

5 формировател  эталонного синхросигнала. На фиг. 1 изображена структурна  электрическа  схема устройства синхронизации; на фиг. 2 - структурна  электрическа  схема блока защиты.

Устройство синхронизации содержит ре0 гистрирующий блок 1, выделитель 2 синхросигнала , формирователь 3 тактовых импульсов , блок 4 установки распределител , блок 5 неравнозначности, блок 6 защиты, распределитель 7, формирователь 8 эталонного синхросигнала , формирователь 9 фронтов сигналов , элемент И 10, элемент ИЛИ 11, элемент 12 задержки, элемент 13 запрета, дополнительный элемент 14 запрета, триггер 15, выходы 16 и 17 выделител  2 синхросигнала, первый 18 и второй 19 выходы блока 6

д защиты, выходы 20 и 21 распределител  7.

Блок 6 защиты содержит счетчики 22- и 23,

триггер 24, элемент ИЛИ 25 и элемент И 26.

Устройство синхронизации работает слеующим образом.

На вход устройства синхронизации

(фиг. 1) поступает последовательность принимаемых элементов сообщени . Формирователь 9 фронтов сигналов выдел ет фронты (значащие моменты восстановлени ) принимаемых элементов сообщени , которые через элемент 12 задержки, элемент 13 запрета

0 (открытый, ,так как на его первом входе .присутствует нулевой уровень) и элемент ИЛИ 11 поступают на вход формировател  3 тактовых импульсов. При этом подстройка частоты и фазы тактовЫх импульсов, выраJ батьшаемых формирователем 3 тактовых импульсов, производитс  по каждому из фронтов принимаемых элементов сообщени . Одновременно с этим регистрирующий блок

1, состо щий из двух регистрирующих цепей, которые обладают соответственно относительно высокой и относительно низкой исправл ющей способностью, определ ет состо ние (единичное или нулевое) каждого принимаемого элемента сообщени . При этом с некоторой задержкой (определ емой видом регистрации) с выхода регистрирующего блока 1, св занного с информационным входом выделител  2 синхросигнала, выдаютс  сигналы, которые сформированы регистрирующей цепью с относительно высокой исправл ющей способностью, а с второго выхода регистрирующего блока 1 (св занного с запрещающим входом элемента 13 запрета ) поступают сигналы: которые получены регистрирующей цепью с Относительно низкой исправл ющей способностью. Вследствие того, что триггер 15 находитс  в исходном (сброщенном) состо нии, единичный уровень напр жени  с его инверсного выхода запрещает по второму запрещающему входу прохождение какой-либо информации через элемент 14 запрета. Вследствие того, что на управл ющем входе оаспределител  7 отсутствует сигнал разрещени , распределитель 7 остановлен (находитс  в исходном состо нии) и на его выходе последнего такта присутствует уровень разрещающего напр жени . При этом выделитель 2 синхросигнала осуществл ет анализ всех групп принимаемых элементов сообщени  на наличие в них комбинации, аналогичной фазирующей . В течение этого времени поиска на его выходах 16 и 17 присутствуют соответственно единичный и нулевой уровни напр жени .

При обнаружении в принимаемых элементах сообщений комбинации элементов, аналогичной фазирующей, на выходе 16 устанавливаетс  нулевой уровень напр жени , а на выходе 17 выделител  2 синхросигнала формируетс  импульсный сигнал, который поступает на сообветствующий вход блока 6 защиты . (фиг. 2) и через элемент ИЛИ 25 проходит на его первый выход 18. При этом осуществл етс  сброс в нулевое состо ние счетчика 23 и запись единицы в счетчик 22.

Сигнал с выхода. 18 блока 6 защиты поступает на установочный вход блока 4 установки распределител , вследствие чего на его выходе формируетс  единичный уровень напр жени , разрещающий работу распределител  7. Происходит запуск распределител  7, при этом на выходе последнего такта распределител  7 формируетс  напр жение логического нул , а на тактовых информационных выходах распределител  7 формируетс  по одному импульсу, сдвинутому друг относительно друга на период следовани  тактовых импульсов. С момента поступлени  сигнала разрещени  с выхода

блока 4 установки распределител  на ynpasj л ющий вход распределител  7 последний ведет счет импульсов, поступающих на его тактовый вход. При поступлении п-го импуль5 са с момента запуска распределител  7 (где л - число элементов в одном цикле сообшени ) на сбросовом вь1ходе распределител  7 формируетс  импульс, который поступает на сбросовый вход блока 4 установки распределител . Вследствие этого единичный уровень напр жени  на выходе блока 4 установки распределител  смен етс  нулевым и происходит остановка распределител  7. При этом на его выходе последнего такта . формируетс  единичный уровень, разрещаю5 щий выделителю 2 синхросигнала осуществл ть анализ записанной в него комбинации принимаемых в данный момент времени элементов сообщени . Если эта комбинаци  отличаетс  от фазирующей, то на выходе 16 выделител  2 синхросигнала формируетс 

0 импульсный сигнал, который переводит блок

6 защиты в исходное состо ние (при котором

счетчик 23 обнулен, а в счетчик 22 записана

. единица). При этом сигнал на управл ющем

входе распределител  7 отсутствует, вслед5 ствие чего он остаетс  в исходном состо нии (т. е. остановлен). Поэтому на выходе последнего такта распределител  7 присутствует единичный уровень напр жени , и выделитель 2 синхросигнала продолжает вести поиск синхросигнала.

0

Если фазирующа  комбинаци  обнаружена выделителем 2 синхросигнала в ш циклах подр д (на выходе 17 выделител  2 сигнала формируетс  т импульсов), то формируетс  импульс на выходе счетчика 22,

5 устанавлива1Ьщий в единичное состо ние триггер 24, выходной сигнал которого, поступает на соответствующий вход элемента И 26, а также проходит на выходе 19 блока 6 защиты. Это состо ние блока 6 защиты со0 огветствует прин тию решени  о вхождении аппаратуры в цикловую синхронизацию.

Если теперь в одном из циклов по какойлибо причине, например из-за воздействи  помех, выделитель 2 синхросигнала не об-, наруживает фазирующую комбинацию на

5 прежних временных позици х, то остановки распределител  7 не происходит, так как сигнал об отсутствии фазирующей комбинации проходит с выхода 16 выделител  2 синхросигнала через блок 6 защиты на установочный вход блока 4 установки распределител . Поступление сигнала автозапуска на установочный вход блока 4 установки распределител  приводит к запуску расгределител  7 в тот же момент времени, что и при наличии фазирующей комбинации,

5 т. е. сбо  циклового фазировани  не происходит . Если фазирующа  комбинаци  не обнаружена выделителем 2 синхросигнала в т, циклах подр д (на выходе 16 выделител  2-сигнала формируетс  т импульсов), то сигнал с выхода счетчика 23 переводит в нулевое состо ние триггер 24, выходной сигнал которого закрывает элемент И 26 (по соответствующему входу) и не проходит на выход 18. Это состо ние блока 6 защиты соответствует прин тию решени  о потере цикловой синхронизации. В этом случае распределитель 7 останавливаетс , а. выделитель 2 синхросигнала начинает поиск фазирующей комбинации на новых временных позици х цикла. Далее процесс циклового фазировани  продолжаетс  аналогично описанному .

Одновременно с процессом циклового фазировани  аппаратуры непрерывно происходит св занный с ним процесс тактовой синхронизации. В начале работы устройства синхронизации на вход формировател  3 тактовых импульсов с выхода элемента 12 задержки через открытый элемент 13 запрета и элемент ИЛИ 11 проход т все фронты принимаемых элементов сообще и , осуществл   подстройку частоты и фазы следовани  тактовых импульсов. Однако с момента первого обнаружени  в принимаемых элементах сообщени  выделителем 2 синхросигнала комбинации элементов, аналогичной фазирующей, начинаетс  работа блока 6 защиты и осуществл ютс  запуски распределител  7. При поступлении на второй вход раслределител  7, начина  с момента его запуска, (К+1)-го импульса (импульса, соответствующего по времени началу фазирующей комбинации) с выхода распределител  7 на установочный вход 20 триггера 15 поступает импульс, устанавливающий его в единичное состо ние. Сброс триггера 15 в нулевое состо ние осуществл етс  поступлением импульса на его сбросовый вход 21 с соответствующего выхода распределител  7, а момент формировани  этого импульса совпадает по времени с концом фазирующей комбинации. Таким образом, единичный уровень напр жени  на пр мом выходе триггера 15 соответствует отрезку времени,, в течение которого блоком 1 регистрации осуществл етс  опознание логического знака (ноль или единица) элементов фазирующей комбинации. В течение этого отрезка времени на инверсном выходе триггера 15 присутствует напр жение логического нул , вследствие чего элемент 14 запрета в течение этого времени подготовлен к работе по второму запрещающему входу. Единичный ,уровень напр жени  на пр мом выходе триггера 15 в течение этого промежутка времени подготавливает по первому входу к работе элемент И 10, на второй вход которого непрерывно поступают тактовые импульсы с выхода формировател  3 тактовых импульсов. Таким образом, при каждом запуске распределител  7 на выходе элемента И 10 формируетс  последовательность импульсов, численно равна  количеству элементов, из которых состоит фазирующа  комбинаци  (синхросигнал). Эти импульсы поступают на вход формировател  8 эталонного синхросигнала , вследствие чего на его выходе формируетс  последовательность единичных и нулевых элементов, представл юща  собой эталонный синхросигнал. Эталонный синхросигнал поступает на первый вход блока 5 неравнозначности, на второй вход которого поступают регистрируемые в данный момент блоком 1 регистрации элементы фазирующей комбинации, принимаемые из канала св зи. Блок 5 неравнозначности осуществл ет по5 следовательное поэлементное сравнение принимаемых в данный момент времени из канала св зи элементов сообщени  (при синфазной работе устройства это элементы фазирующей комбинации) с элементами эталонного синхросигнала и в случае их

0 несовпадени  формирует единичный (запрещающий ) уровень напр жени , поступающий на первый запрещающий вход элемента 14 запрета. На информационные входы элемента 13 запрета и дополнительного элемен5 та 14 запрета с выхода элемента 12 задержки непрерывно поступают фронты принимаемых элементов сообщени . Из описанного алгоритма работы триггера 15, формировател  8 синхросигнала, элемента 14 запрета и блока 5 неравнозначности следует, что

0 на второй вход элемента ИЛИ 11 пройдут только фронты элементов фазирующей комбинации (а не всего сообщени ) и только тех элементов фазирующей комбинации, которые не поражены интенсивными помехами . В случае, когда уровень единичного

напр жени  отсутствует на втором выходе 19 блока 6 защиты (например, режим поиска синхросигнала) элемент 13 запрета остаетс  открытым и фронты всех принимаемых элементов сообщени  (как информационных, TSK и фазирующей комбинации) проход т через элемент ИЛИ 11 на вход форм ировател  3 тактовых импульсов, осуществл   подстройку частоты и фазы его выходных сигналов. Сигналы, поступающие в этом случае с выхода элемента 14 запрета на

5 второй вход элемента ИЛИ 11, не оказывают вли ни  на работу формировател  3 тактовых импульсов, так как совпадают по времени с частью сигналов, поступающих на первый вход элемента ИЛИ 11 с выхода элемента 13 .запрета. Начина  с момента за0 пусков распределител  7, блок 6 защиты определ ет режим работы цепей циклового фазировани  устройства путем формировани  единичного уровн  напр жени  на втором выходе 19, запрещающим прохождение через элемент 13 запрета фронтов принимае мых элементов сообщени . В этих случа х (например, случаи истинно синфазной работы распределител  или случаи режима автозапуска распределител , когда контролируемые комбинации элементов сообщени  совпадают .с фазирующими) подстройка частоты и фазы следовани  тактовых импульсов на выходе формировател  3 тактовых импульсов осуществл етс  только по фронтам неискаженных интенсивными помехами элементов фазирующей комбинации.

Технико-экономическа  эффективность устройства синхронизации заключаетс  в том, что оно обеспечивает по сравнению с известными устройствами более высокую точность синхронизации за счет запрета подстройки формировател  тактовых импульсов при искаженных интенсивными помехами элементах фазирующей комбинации.

фиг, 2

Claims (1)

1. УСТРОЙСТВО СИНХРОНИЗА- . ЦИИ, содержащее последовательно соединенные регистрирующий блок, выделитель синхросигнала, блок защиты, блок установки распределителя, распределитель, триггер и элемент И, последовательно соединенные элемент запрета, элемент ИЛИ и формирователь тактовых импульсов, выход которого подключен к объединенным тактовым входам регистрирующего блока и распределителя, управляющий выход и сбросовый выход которого подключены соответственно к управляющему входу выделителя синхросигнала и сбросовому входу блока установки распределителя, второй выход блока защиты подключен к запрещающему входу элемента запрета, причем информационный вход регистрирующего блока и тактовые информационные выходы распределителя являются соответственно входом и выходами устройства синхронизации, отличающееся тем, что, с целью повышения точности синхронизации в условиях помех, в него введены последовательно соединенные формирователь фронтов сигналов и элемент задержки, последовательно соединенные формирователь эталонного синхросигнала, блок неравнозначности и дополнительный элемент запрета, второй запрещающий вход которого соединен с инверсным выходом триггера, при этом информационный вход регистрирующего блока объединен с входом формирователя фронтов сигналов, а второй выход регистрирующего блока подключен к другому входу блока неравнозначности, выход элемента задержки подключен к объединенным информационным входам элемента запрета и дополнительного элемента запрета, выход которого подключен к второму входу элемента ИЛИ, к, второму входу элемента И подключен выход формирователя тактовых импульсов, а выход элемента И подключен к входу формирователя эталонного синхросигнала.

   (Риг. 1 >