Изобретение относитс к технике передачи двоичной информации по каналам св зи. Известны устройства дл цикловой син хронизации, используемые в системах передачи двоичной информации, содержащие на передаче узел дл вставлени в начале каждой группы информационных двоичных символов одного двоичного элемента (маркера), а на приемной стороне - схем селекции синхронизирующих сигналов til. Из известных наиболее близким по технической сущности к предлагаемому вл етс устройство дл цикловой синхронизации 23. Передающа часть этого устройства состоит из генератора синхроимпульсов и элемента ИЛИ, на один из входов которого подаютс синхроимпульсы с выхода генератора, а на другой вход поступает информационна двоична последовательность с одним свободным разр дом в каж дом цикле, куда вставл етс синхроимпульс . Приемна часть устройства содержит соединенные последовательно блок поиска синхроимпульса и блок повышени достоверности выделени синхроимпульса и распределитель фаз синхроимпульса. При действии помех в канале св зи люба ошибка при приеме маркера приводит к начальному поиску в блоке поиска синхроимпульса . Это снижает помехоустойчивость устройства цикловой синхронизации. Цель изобретени - повыщение помехоустойчивости устройства дл цикловой синхронизации . Поставленна цель достигаетс тем, что устройство дл цикловой синхронизации , содержащее в передающей части последовательно соединенные генератор синхроимпульсов и элемент ИЛИ, выход которого соединен с каналом св зи, в приемной части - узел пам ти фазы, выходом соединенный с первым входом первого элемента И, выход которого подключен ко входу распределител фаз синхроимпульсов , содержит в приемной части накапливаюший сумматор, элемент ИЛИ, три запоминающих блока, второй и третий элементы И,триггер и узел управлени , причем вход накапливающего сумматора соединен с выходом элемента ИЛИ приемно части устройства, входы которого соедине ны соответственно с каналом св зи и выходами трех запоминающих блоков, выход накапливающего сумматора соединен со входом первого запоминающего блока и с первыми входами второго и третьего элементов И, выход первого запоминающего блока подключен ко входам второго и тре тьего запоминающих блоков, выходы узла управлени с первого по восьмой соедине ны с управл ющим входом накапливающего сумматора, с первым входом управлени первого запоминающего блока, со вто рым входом управлени первого запоминающего блока, со вторым входом второго элемента И, с первым входом управле ни второго запоминающего блока, со вто рым входом третьего элемента И, с первым входом управлени третьего запоминающего блока и со вторым входом пер вого элемента И соответственно, выходы второго и третьего элементов И соединены со вторыми входами управлени соответственно второго и третьего запоминаю щих блоков, выход второго элемента И соединен со вторым входом триггера и со входом управлени блока пам ти фазы выход триггера подключен к третьему входу третьего элемента И. Кроме того узел управлени содержит опорный генератор, импульсный дели - ль . регастр сдвига, три элемента ИЛИ д два элемента И, причем выход опорного генератора соединен со входом импу- .тьсногО делител , первый выход которого вл етс первым выходом узла управлени . ; -торой выход импульсного делител сордикен со входом регистра сдвига, ;эрвги аыход которого вл етс вторым выходом узла управлени , второй выход соединен с первым входом первого элемента ИЛИ, выход которого вл етс тре тьим выходом узла управлени , третий выход регистра сдвига соединен с первым входом второго элемента ИЛИ и с четвертым выходом узла управлени , чет вертый выход регистра сдвига соединен со вторым входом первого элемента ИЛИ п тый выход регистра сдвига соединен с первым входом третьего элемента ИЛИ и с шестым выходом узла управлени , шестой выход регистра сдвига соединен с первым входом первого элемента И, выхо которого соединен со вторым входом вто рого элемента ИЛИ, седьмой выход регистра сдвига соединен с первьм входом второго элемента И, выход которого соединен со вторым входом третьего элемента ИЛИ и восьмым выходом узла управлени , выход третьего элемента ИЛИ соединен с седьмым выходом узла управлени , третий выход импульсного делител соединен со вторыми входами первого и второго элементов И. На фиг. 1 изображена функциональна схема устройства дл цикловой синхронизации; на фиг. 2 - функциональна схема узла управлени ; на фиг. 3 - временные диаграммы управл ющих импульсов, формируемых узлом управлени . Передающа часть 1 устройства состоит из генератора 2 синхроимпульсов и элемента ИЛИ 3. соединенного с генератором 2 по входу 4. Вход 5 элемента ИЛИ 3 вл етс информационным входом устройства цикловой синхронизации, а выход 6 элемента ИЛИ 3 соединен со входом канала св зи. Выход 7 генератора синхроимпульсов 2 соедин етс с синхронизатором подключаемого к устройству дл цикловой синхронизации источника двоичной информации. Приемна часть 8 устройства содержит узел 9 пам ти фазы, первый элемент И 10 и распределитель 11 фаз синхроимпульса , элемент ИЛИ 12 накапливающий сум .матор 13, запоминающие блоки 14-16, элементы И 17,18, триггер 19 и узел 20 управлени . При этом вход накапливающего сумматора 13 через элемент ИЛИ 12 соединен со входом 21 и выходами запоминающих блоков , а выход накапливающего сумматора 13 подключен ко входам запоминающего блока 14 и к входам элементов И 1О, 17, 18, выход запоминающего блока 14 подключен ко входам запоминающих блоков 15 и 16, узел 20 управлени соединен управл ющими выходами 22-29 с накапливающим сут гматором, со входами элементов И 17, 18, с первым входом триггера 19, с первым и вторым входами управлени запоминающего блока 14, со вторыми входами управлени запоминающих блоков 15 и 16, а также через элементы И 17 и 18 узел 2О управлени соединен с первыми входами управлени запоминающих блоков 15 и 16, кроме того выход элемента И 17 соединен со вторым входом триггера 19 и узлом 9 пам ти фазы, а выход триггера 19 - со входом элемента И. Узел 20 управлени содержит опорный генератор ЗО, импульсный делитель 31 и 56 регистр сдвига 32. В узел 20 управлени также вход т элементы ИЛИ 33-35 и И 36, 37. При этом входы элемента ИЛИ 33, первые входы элементов ИЛИ 34,35 соединены с выходами регистра 32 непосредственно , а вторые входы элементов ИЛИ 34,35 - через элементы И 36 и37 вторые входы элементов И 36 и 37 соединены с выходом 38 импульсного делител 31, выход 39 импульсного делител 31 соединен со входом регистра сдвига 3 Устройство работает следующим образом . При. включении передающей части 1 уст ройства генератор 2 синхроимпульсов вырабатывает импульсы, следующие с частотой циклов. С выхода генератора 2 син хроимпульсы поступают на вход 4 элемен та ИЛИ 3, на вход 5 которого подаетс информационна двоична последовательность с одним свободным разр дом в цик ле, в который вставл етс синхроимпульс С выхода 6 элемента ИЛИ 3 информацион на последовательность, разбита на циклы синхроимпульсов, поступает в канал св зи. С выхода 7 генератора 2 синхроимпульсы поступают на передающее устройство источника двоичной информации дл его фазировани . Предполагаетс , что в работе приемной и передающей частей устройства цикловой синхронизации одним из известных методов достигнута синхронизаци по так там, В приемной части 8 устройства информации последовательность со входа 21 поступает через элемент ИЛИ 12 на вход накапливающего сумматора 13. В пам ти запоминающего блока 14 на ходитс формируемые накапливающим сум матором 13 N чисел, соответствующих текущим значень м результатов сумми ровани двоичных знаков на каждой из N позиций цикла (N -количество разр дов в цикле). Поступивщий со входа 21 двоичный СИМВОЛ В складываетс с предыдущим значением суммы 9 , соответствующей позиции цикла и хран щейс в за-поминающем блоке 14 B- S--5, При этом информационной двоичной единице соответствует добавление единицы на входе накапливающего сумматора 13, а двоичному нулю - вычитание единицы. В этот момент с выхода 23 узла 20 управлени на вход управлени запоминающего блока 14 поступает им пульс и. новое значение S - записываетс в запоминающий блок 14 вместо старого . В запоминающие блоки 15 и 16 записаны соответствующие первое 5 и второе 5 максимальные значени сумм символов. При этом значение S oiKC-1 найдено по всем N позици м цикла, а значение S акс 2 определено по (N -1) позици м , без учета позиции цикла, соответствующей первому максимальному значению 5 В дальнейшем производитс сравнение величины модул суммы / / с первым SMOKC-I и вторым 2- максимальными значени ми сумм. Дл этого вычисл етс разность чисел |д. макс, 1. При этом, если знак разности полохсительный ( 15l{ / 7 6 акс 1 ) открываетс элемент И 17 и новое максимальное значение .c1 / будет переписано из запоминающего блока 14 в запоминающий блок 15 вместо старого значени 6 ллакс -i этом случае в узле 9 пам ти фазы 4 с помощью импульса, поступающего с выхода элемента И 17 запишетс номер позиции цикла, на которой произошла ЗАПИСЬ, максимального значени суммы SNVOKCIАналогично вычисл етс разность чисел / 5- / -«; 1 (лакс2 при этом, если знак равенства положительный {/S-f/ - бдлсаксг выполн етс условие /5 / 6/дакС-1 (соответствует единичному состо нию триггера 19), новое значение -t / V / будет переписано из запоминающего блока 14 в запоминающий блок 16 вместо старого значени бдлокс 2 Запись Б запоминающий блок 16 будет разрешена, поскольку в этом случае на всех трех входах элемента И 18 присутствует высокий потенциал. Такие операции производ тс в каждом такте поступающей со входа 21 информационной последовательности. В результате этих вычислений в запоминающих блоках 15 и 16 окажутс записанными соответственно первое и второе максимальные значени сумм, а узел 9 пам ти фазы 4 запомнит номер позиции цикла, соответствующей записи первого максимального значени суммы. В приемной части 8 устройства один раз в цикл, т.е. через каждые N тактов, производитс сравнение суммы Sи сwvoKCf AftOHcC 2 78 Дл этого вычисл етс разность чис -с ллакс-1 ллакс В случае, если величина разности будет меньше некоторого числа , то процесс поиска синхроимпульса будет продолжен. Если же она окажетс равной j , то считаетс , что фазовое положение маркера определено При этом открываетс элемент И 10, в результате чего произойдет перезапись номера позиции цикла , соответствующей максимальному значению суммы в распределитель фаз синхроимпульса 11. Эта позици соответствует фазовому положению маркера в цикле передачи. После выделени синхроимпульса производитс стирание чисел в запоминающих блоках 14-16 и процесс анализа начинаетс снова. В узле 2 О управлени формируютс сигналы дл обеспечени алгоритма работы устройства цикловой синхрюнизаиии, формирование сигналов осуществл етс с помощью делени импульсного сигнала, поступающего от опорного генератора 30 задержки его в регистре 32 и логически операций И и ИЛИ с помощью элементов ИЛИ 33-35, И 36,37, Период управл ющих сигналов определ етс длиной цикла, который составл ет N тактов передачи. Значение параметра Н определ ет про должительность поиска синхроимпульса и выбираетс в соответствии с требуемыми временными характеристиками системы ЦИ1СЛОВОЙ синхронизации (временем вхождени в синхронизм и временем удержани сш-{хронизма). Реализаци оптималь ного последовательного анализа поступающей из канала св зи информационной последовательности «значительно повышает помехоустойчивост устройства цикловой синхронизации, Сравнительные испытани показывают эффективность данного устройства, обеспе чивающего существенное снижение времени вхождени в синхронизм (времени вос становлени синхронизма) при одновремен ном увеличении времени удержани синхронизма . Формула изобретени 1, Устройство-дл цикловой синхронизации , содержащее в передающей части п следовательно соединенные генератор син 2 хроимпульсов и элемент ИЛИ, выход которого соединен с каналом св зи, в приемной части - узел пам ти фазы, выходом соединенный с первым входом первого элемента И, выход которого подключен ко входу распределител фаз синхроимпульсов , отличающеес тем, что, с целью повышени помехоустойчивости, устройство содержит в приемной части накапливающий сумматор, элемент ИЛИ, три запоминающих блока, второй и третий элементы И, триггер и узел управлени , причем вход накапливающего сумматора соединен с выходом элемента ИЛИ приемной части устройства, входы которого соединены соответственно с каналом св зи и выходами трех запоминающих блоков, выход накапливающего сумматора соединен со входом первого запоминающего блока и с первыми входами второго и третьего элементов И, выход первого запоминающего блока подключен ко входам второго и третьего запоминающих блоков, выходы узла управлени с первого по восьмой соединены с управл ющим входом накапливающего сумматора,, с первым входом управлени первого запоминающего блока, со вторым входом управлени первого запоминающего блока, со вторым входом второго элемента И, с первым входом управлени второго запоминающего блока, со вторым входом третьего элемента И, .с первым входом управлени третьего запоминающего блока и со вторым входом первого элемента И соответственно, выходы второго и третьего элемента И сое .динены со вторыми входами управлени соответственно второго и третьего запоминающих блоков, выход: второго эле мента И соединен со вторым входом триггера и со входом управлени блока пам ти фазы, выход тригрера подключен к третьему входу третьего элемента И. 2. Устройство по п. 1, отличающее с тем, что узел управлени содержит опорный генератор, импульсный делитель , регистр сдвига, три элемента ИЛИ и два элемента И, причем выход опорного генератора соединен со входом импульсного делител , первый выход которого вл етс первым выходом узла управлени , второй выход импульсного делител соединен со входом регистра сдвига , первый выход которого вл етс вторым выходом узла управлени , второй выход соединен с первым входом первого элемента ИЛИ, выход которого вл етс третьим выходом узла управлени , третий выход регистра сдвига соединен с первым 986 i входом второго элемента ИЛИ и с четверо тым выходом узла управлени , четвертый выход регистра сдвига соединен со вторым входом первого элемента ИЛИ, п тый выход регистра сдвига соединен с первым входом третьего элемента ИЛИ и с шестым узлом управлени , шестой выход регистра сдвига соединен с первым входом первого элемента И, выход которого соединен со вторым входом второго элемента ИЛИ, выход которого соединен с п тым выходом узла управлени , седьмой выход регистра сдвига соединен с первым входом второго элемента И, выход которого соеLA динен со вторым входом третьего элемента ИЛИ и восьмым выходом узла управлени , выход третьего элемента ИЛИ соединен с седьмым выходом узла управлени , третий выход импульсного делител соединен со вторыми входами первого и второго элементов И. Источники информации, прин тые во внимание при экспертизе 1.Патент Франции № 2313827. кл. Н 04 Ь 7/04, опубпик. 1977.