SU1264364A1

SU1264364A1 - Устройство циклового фазировани

Info

Publication number: SU1264364A1
Application number: SU853919289A
Authority: SU
Inventors: Валерий Петрович Гетман; Михаил Анатольевич Иванов; Юрий Владимирович Щербина
Original assignee: Харьковский Ордена Ленина Политехнический Институт Им.В.И.Ленина
Priority date: 1985-06-27
Filing date: 1985-06-27
Publication date: 1986-10-15

Description

Изобретение относится к технике связи и может быть использовано для циклового фазирования!кодов при приеме дискретной информации.

Цель изобретения - повышение помехоустойчивости.

На фиг.1 представлена структурная электрическая схема устройства циклового фазирования; на фиг.2 - пример реализации счетчика временного интервала.

Устройство циклового фазирования содержит блок 1 выделения и распределения канальных символов, декодер 2, первый блок 3 умножения на образующие многочлены, синхрогенератор 4, счетчик 5 временного интервала, второй блок 6 умножения, на образующие многочлены, первый и второй ключи 7 и 8, решающий блок 9, при этом решающий блок 9 содержит первый и второй накопители 10 и Г1 и двухпороговый анализатор 12, а счетчик 5 временного интервала содержит элемент И ЯЗ, счетчик 14, триггер 15.

Устройство работает следующим образом.

С выхода блока 1 выделения и распределения канальных символов информационные последовательности

T/D) = 1(D) f, (D) + E_t (D) и

T₂(D) = 1(D) f₂(D) + E₂(D) поступают на входы первого 3 и второго 6 блоков умножения на образующие многочлены в различных комбинациях. При этом в первом 3 блоке умножения на образующие многочлены первая последовательность Т₄(D) умножается на многочлен f₂(D), а вторая последовательность T₂(D) умножается на многочлен f ₁ (D). Если узловая синхронизация установлена правильно, то на выходе первого блока 3 умножения на образующие многочлены при отсутствии ошибок будет постоянно следовать последовательность нулей. В это же время во втором 6 блоке умножения на образующие многочлены первая последовательность T₅(D) умножается на многочлен f₃(D), а вторая последовательность Т₂(D) умножается на многочлен f₂(D). При этом очевидно, что независимо от наличия ошибок в канале связи вероятность появления единиц на выходе второго блока 6 умножения на образующие многочлены равна вероятности появления единичного символа в информационных последовательностях (D) и Т₂(D), т.е. равна 0,5. Этот факт Фиксируется решающим блоком 9, и устройство циклового фазирования сохраняет преж5 нее состояние узлового синхронизма.

При возникновении вставок и выпадений символов, число которых не кратно двум, узловая синхронизация 1® нарушается. При этом уже второй блок 6 умножения на образующие многочлены умножает первую последовательность Τ_Ί(D) на многочлен f ₂ (D), а вторую последовательность Т₂(D) 15 на многочлен f ₃(D). В это же время первый блок 3 умножения на образующие многочлены умножает последовательность T₄i(D),Ha многочлен f^iD),! а последовательность Т ₂(D) на мно²⁰ гочлен f₂(D) и на его выходе появляются ’единичные символы с вероятностью 0,5. Этот факт фиксируется решающим блоком 9, и он выдает сигнал о необходимости изменения узловой синхронизации в блок вычитания и распределения канальных символов 1 и в счетчик временного интервала 5. По этому сигналу блок выделения и распределения канальных символов 1 ³⁰ изменяет узловую синхронизацию на противоположную. Одновременно по этому же сигналу срабатывает триггер 15, и синхроимпульсы от синхрогенератора через элемент И 13 посту35 пают на счетный вход счетчика 14, емкость которого определяется числом ячеек в первом 3 и втором 6 блоках умножения на образующие многочлены.

При переполнении счетчика 14 сигналом с его выхода триггер 15 уста' навливается в исходное состояние. . Таким образом, в течение времени, · *5 определяемого емкостью счетчика 14, на выходе триггера 15 присутствует сигнал, удерживающий первый и второй ключи 7 ₍и 8 в закрытом положении. За это время информация, оставшаяся 50 _в ячейках памяти первого 3 и второго 6 блоков умножения на образующие многочлены от прежнего состояния уз-’ . ловой синхронизации, ’’вытолкнута” символами последовательностей, соот55 ветствуюцих новому состоянию узловой синхронизации. При этом решающий блок 9 контролирует это новое состояние .

Claims

f Изобретение относитс к технике св зи и может быть использовано дл циклоного фазировани кодов при при еме дискретной информации. Цель изобретени - повышение помехоустойчивости . На фиг.1 представлена структурна электрическа схема устройства циклового фазировани ; на фиг.2 - пример реализации счетчика временного интервала. Устройство циклового фазировани содержит блок 1 выделени и распределени канальных символов, декодер 2, первый блок 3 умножени на образующие многочлены, синхрогенератор 4, счетчик 5 временного интервала, второй блок 6 умножени , на образующие многочлены, первый и второй ключи 7 и 8 , решающий блок 9, при этом решающий блок 9 содержит первый и второй накопители 10 и 11 и двухпороговый анализатор 12, а счетчик 5 временного интервала содержит элемент И ЧЗ, счетчик 14, триггер 15. Устройство работает следующим образом. С выхода блока 1 выделени и распределени канальных символов инфор мационные последовательности T(D) I(D) f (D) -t- E (D) и T,,(D) Г(В) fg(D) + E(D) поступают на входы первого 3 и второго 6 блоков умножени на образующие многочлены в различных комбинаци х . При этом в первом 3 блоке умн жени на образующие многочлены перва последовательность Т;, (D) умножаетс на многочлен ), а втора последовательность TjCD) умножаетс на многочлен f , (D). Если узлова си хронизаци установлена правильно, т на выходе первого блока 3 умножени на образующие многочлены при отсутствии ощибок будет посто нно следовать последовательность нулей. В это же врем во втором 6 блоке умно жени на образующие многочлены перва последовательность T,(D) умножаетс на многочлен f.,(D), а втора последовательность Т, (D) умножаетс на многочлен ,(0). При этом очевид но, что независимо от наличи ощибо в канале св зи веро тность по влени единиц на выходе второго блока 6 ум ножени на образующие многочлены равна веро тности по влени единичн го символа в информационных последо 64 2 вательност х Т (D) и 1(0), т.е. равна 0,5. Этот факт фиксируетс решающим блоком 9, и устройство циклового фазировани сохран ет прежнее состо ние узлового синхронизма. При возникновении вставок и выпадений символов, число которых не кратно двум, узлова синхронизаци нарушаетс . При этом уже второй блок 6 умножени на образующие многочлены умножает первую последовательность Т(D) на многочлен f (D), а вторую последовательность Т (D) на многочлен f(D). В это же врем первый блок 3 умножени на образующие многочлены умножает .доследоваТельность (D),Ha многочлен f|(D),; а последовательность на многочлен fn(D) и на его вьпсоде по вл ютс единичные символы с веро тностью 0,5. Этот факт фиксируетс решающим блоком 9, и он выдает сигнал о необходимости изменени узловой синхронизации в блок вычитани и распределени канальных символов 1 и в счетчик временного интервала 5. По этому сигналу блок выделени и распределени канальных символов 1 измен ет узловую синхронизацию на противоположную. Одновременно по этому же сигналу срабатывает триггер 15, и синхроимпульсы от синхрогенератора через элемент И 13 поступают на счетный вход счетчика 14, емкость которого определ етс числом чеек в первом 3 и втором 6 блоках умножени на образующие многочлены . При переполнении счетчика 14 сигналом с его выхода триггер 15 уста навливаетс в исходное состо ние.. Таким образом, в течение времени, определ емого емкостью счетчика 14 на выходе триггера 15 присутствует сигнал, удерживающий первый и второй ключи 7 и 8 в закрытом положении. За это врем информаци , оставша с в чейках пам ти первого 3 и второго 6 блоков умножени на образующие многочлены от прежнего состо ни ловой синхронизахщи, вытолкнута символами последовательностей, соответствующих новому состо нию узловой синхронизации. При этом решаниций блок 9 контролирует это новое состо ние . 3 Формула изобретени Устройство цикловоги фазировани содержащее блок выделени и распределени канальных символов, вход ко торого вл етс входом устройства, декодер,выход которого вл етс выходом устройства, и решакиций блок, выход которого соединен с управл ющим входом блока выделени и распре делени канальных символов, первый , и второй выходы которого соединены соответственно с первым и вторым- вхо дами декодера, отличающеес тем, что, с целью повьшени помехоустойчивости, в устройство введень) первый и второй блоки умножени на образующие многочлены, пер вый и второй ключи,- синхрогенератор и счетчик временного интервала, при 64 этом выходы блока выделегтн и распределени канальных символов соединены соответственно с первыми и вто рыми информационными входами первого и второго блоков умножени на образуюрще многочлены, выходы которых через соответствующие первый и второй ключи соединены с входами решающего блока, выход синхрогенератора соединен с синхровходами решающего блока, первого и второго блоков умножени на образующие многочлены , блока выделени и распределени канальных символов, декодера и счетчика временного интервала, выход которого соединен с управл ющими входами первого и второго ключей , при этом выход решающего бЛока также соединен с управл ющим входом счетчика временного интервала.

г-F

cpue.Z