SU498752A1 - Устройство синхронизации по циклам - Google Patents

Description

Изобретение относитс  к телеграфной св зи , может быть исиользовано дл  синхронизации но никлам а пнаратуры лередачи двончной информапии, примен ющей блочные корректирующие коды или маркерные разделительные сигналы.

Иззестно устройство синхронна ащгн по цикл м, содержащее на1конитель с дещифраторол , выход которого подключен через последовательно соединенные,первую схему «И, счетчнк числа Ошибок, триггер и вторую схему «И ко входу распределител , унравл емого генератором тактовых импульсов.

Цель изобретени  - ускорение вхождени  в синхронизм при сохранении высокой номеХОуСТОЙЧИВОСТИ .

(Предлагаемое устройство отличаетс  тем, что между Быходом дещифратора и одним из входов второй схемы «И введены последовательно соединенные дополнительна  схема «И, счетчак числа совпадений и блок пам ти синхронного положенн , .например, подключенный ко второму входу дополнительной схемы «И делитель частоты, унравл елтый генератором тактовых имнульсов, причем выход распределител  подключеи ко второму входу первой схемы «И.

На чертеже ириведена блок-схема устройства .

Устройство содержит накопитель прин тых

знаков 1 с денгифратором 2, первую схему «И , счетчнк числа ощибок 4, триггер 5 с разД .:лынз1мн пеп ми праБлеи  , вторую схему «И 6, счетчик числа совнадений 7, схему «И (S, блок нам ти синхронного положени  9, генератор тактовых импульсов 10 и распределитель п.

Устройство работает следующим образом.

Нл приеме двоична  информаци , за1;одирова;1на  блочными n,k кодами (:или с маркэриыми сигиалами, представл ющими собой некоторую фиксированную комбинацию), поступает на накопитель 7 с дещ ифратором 2, на выходе которого по вл ютс  сигналы «1 при неудовлетворении закону построени  кода (или маркеров) в прин той «пформацин на соответствующем сдаиге / (1 /-;:.«) накопи тел .

Через схему «И 3 эти сигналы, соответствуюпдие /-той фазе раснределител  в режиме захвата (удержаии ), подсчитываютс  счетчиком числа ошибок 4 и при достижении определенного порога срабатывани , например по влении Серии / сигналов ошибок, ио цен  управлени  переключают триггер 5 в состо ние , когда левое плечо триггера имеет высокий потенциал «1. iB результате разрешаетс  прохождение импульсов через схему «И 6 и закрываетс  вход на счетчик числа ошибок через схему «И 3. Одповременно со счетчико

чр1сла ошибок работает счетчик числа совпадений 7, на вход Которого через схему «И S поступают сигаалы с дешифратора 2. При этом фазовое положение анализируемых сигналов задаетс  блоком пам ти сиБхронного положени  9.

При отсутствии определенного числа совпадений (т. е. нулей) с дешифратора 2 счетчик , например серии г нулей, смещает фазу блока пам ти 9 на один такт тактовой частоты , поступающей с генератора тактовых импульсов 10. :В результате поиск Синхронного положени  происходит -на следующей позиции кодовой последовательности.

При iвыдeлeнии серии г нулей блок пам ти синхронного положени  9 через схему «П 6 (при услави-и, что триггер 5 сработал) фазирует распределитель //, который может быть выполнен как регистр сдвига, замкнутый в кольцо с циркулирующей в нем одной единицей . Распределитель выдает сигналы синхронизации по циклам, которые перевод т триггер 5 в -исходное состо ние.

Дл  работы предлагаемого устройства порог срабатывани  счетчиков следует выбирать исход  из услови  1 п- г, чтобы за врем  обнаруженй  сбо  счетчиком числа ощибок 4 с помощью счетчика числа совпадений 7 было определено синхронное положение.

Claims (1)

1. Формула изобрет ea-i и  

   Устройство синхронизации но циклам, содержащее накопитель с дешифратором, выход которого подключен через последовательно соединенные первую схему «И, счетчик числа ощибок, триггер и вторую схему «И ко входу распределител , управл емого генератором тактовых ИМпульсов, отличающеес  тем, что, с целью ускорени  вхождени  в си.нхронизм нри сохранении высокой помехоустойчивости , между выходом дещифратора и одним из входов второй схемы «П введены последовательно соедине1Ы1ые дополнительна  схема «И, счетчик числа совпадений и блок пам ти синхро.нного положени , нанример подключенный ко второму входу дополнительной схемы «И делитель частоты, унравл емый генератором тактовых импульсов, причем выход распределител  подключен ко второму входу первой схемы «И.