SU1172052A1 - Устройство дл синхронизации по циклам - Google Patents
Устройство дл синхронизации по циклам Download PDFInfo
- Publication number
- SU1172052A1 SU1172052A1 SU833625601A SU3625601A SU1172052A1 SU 1172052 A1 SU1172052 A1 SU 1172052A1 SU 833625601 A SU833625601 A SU 833625601A SU 3625601 A SU3625601 A SU 3625601A SU 1172052 A1 SU1172052 A1 SU 1172052A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- counter
- unit
- block
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные опознаватель синхросигнала, сумма.тор и блок регистров сдвига, основной выход которого подключен к одному входу сумматора , а тактовый вход блока регистров .сдвига объединен с соответствующими входами oпoзнaвJaтeл синхросигнала и решающего узла, а также счетчик циклов, отлИ чающеес тем, что, с целью повьппени помехоустойчивости и сокращени времени вхождени в синхронизм, в него введены формирователь цикловых импульсов и последовательно соединенные ;. элемент запрета, счетчик искаженных . синхросигналов и блок выбора порога, i при этом вьпсод блока выбора порога подключен к управл ющему входу решающего узла, выход которого подключен к входам сброса блока регистров сдвига и формировател цикловых импульсов , выход которого подключен к первому входу элемента запрета и к входу счетчика циклов, выход которого подключен к соответствующим входам счетчика искаженных синхросигналов и блока выбора порога, причем -дополнительньй выход блока регистров сдвига подключен к сигнальному входу решающего узла, а тактовый вход формировател цикловых импульсов объединен с соответствую; щим ВХОДОМ опознаввтел синхросигнала , выход которого подключен к второму входу элемента запрета. 2. Устройство по п. 1, о т л и (Л чаю. щеес .тем, что решающий с узел выполнен в виде последовательно соединенных, первого блока сравнени , блока вычитани , второго блока сравнени , счетчика сравнени и блока пам ти, выход которого подключен к соответствукнцим входам первого блока сравнени и блока выN9 О СЛ ГО читани , другой вход которого объединен с соответствукнцими входами первого блока сравнени и блока пам ти и вл етс сигнальным входом решающего узла, управл кнцим и тактовым входами которого вл ютс соответственно второй вход второго блока сравнени и второй вход счетчика сравнени , выход которого вл етс выходом решающего узла.
Description
11 Изобретение относитс к электросв зи и может испольэ.оватьс в прием Н1з1х устр ойствах синхронизации по циклам систем передачи дискретных сообщений, Целью изобретени вл етс повьше ние помехоустойчивости и сокращение времени вхождени в синхронизм. На фиг. 1 представлена структурна электрическа схема устройства дл синхрониза.ции; на фиг, 2 - временные диаграммы, по сн ющие работу устрой . ства, когда длительность цикла прини маемого сигнала N 5, а пороговое число блока выбора порога М 2, Устройство дл синхронизации по циклаы содержит опознаватель 1 синхр сигнала, сумматор 2, блок 3 регистро сдвига, формирователь 4 цикловых импульсов, элемент 5 запрета, счет- чик 6 искаженных синхросигналов, блок 7.выбора порога, счетчик 8 циклов , решающ -1й узел 9, содержащий первьм блок 10 сравнени , блок 11 па м ти, блок 12 вычитани , второй блок 13 сравнени и счетчик 14 сравнени . Устройство дл синхронизации по циклам работает следующим образом, Сигнал данных поступает на вход . опозиавател i синхросигнала,который при поступлении комбинации типа синхро группы формирует на выходе (фиг, 26) отклик в виде единичного импульса, поступающего далее на первый вход су матора 2. На второй вход сумматора 2 с выхода блока 3 регистров сдвига по даетс двоичное п-разр дное число в параллельном коде. Сумматор 2 представл ет собой параллельньп комбинационный сумматор, у которого младший разр дный вход первого слагаемого и п разр дных вхо дов второго слагаемого вл ютс соответственно первым, и вторьм входо сумматора 2, при этом другие (п-1) разр дные входы первого слагаемого подключены к источнику нулевого уровн . Блок 3 регистров сдвига включает в себ п N-разр Дных (N - -число позиций в одном цикле) регистров .сдвига , у котюрых раздельно объединены тактовые входы и входы сброса. При этом объединены тактовые входы и объединенные входы сброса регистров сдвига вл ютс соответственно тактовым входом (фиг, 2а) и входом сброса блока регистров сдвига, а сиг 52 нальные входы, выходы последних разр дов и выходы первых разр дов всех регистров сдвига вл ютс соответственно сигнальным входом, выходом и дополнительным выходом блока 3 регистров сдвига. Таким образом, отклик опознавател 1 синхросигнала, имеющий .место в i-M тактовом интервале, складываетс в сумматоре 2 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с выхода блока 3 регистров сдвига, и новьй результат счетй. откликов, больший на единицу прежнего, записываетс в виде п-разр дного двоичного числа в соответствующие первые чейки (разр ды) регистров сдвига блока 3 регистров сдвига, При этом двоичное число, записанное до этого в первые чейки блока 3 регистров сдвига, а также все остальные числа, хран щиес в последующих однотипных чейках, цараллельно сдвигаютс на один разр д, и с выхода блока 3 регистров сдвига на второй вход сумматора 2 поступает уже следующий результат счета откликов на (i+1)-M тактовом интервале отсутствует , прежний результат счета откликов на (1+1)-й позиции цикла переписьшаетс в первые чейки блока регистров сдвига 3, а остальные числа, хран щиес в однотипных чейках блока 3 регистров сдвига, сдвигаютс на один разр д и т,д., т,е, блок 3 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина п определ ет емкость пам ти результатов счета. Одновременно результаты счета откликов на каждой из позиции цикла с дополнительного выхода блока. 3 регистров сдвига последова тельно поступают на сигнальньй вход решающего узла 9, В решающем узле 9, например в i-м тактовом интервале , входное двоичное число в параллельном коде, представл ющее текущий результат счета откликов на i-й позиции цикла, одновременноподаетс на соответствующие входы первого блока 10 сравнени , блока 11 пам ти и блока 12 вычитани , В первом блоке 10 сравнени входное число сравниваетс с двоичным числом, хран щимс в блоке 11 пам ти и, если dHo превышает число блока 11 пам ти, то на выходе первого , блока 10 сравнени формируетс импульс (фиг. 2в), который, поступа на тактовый вход блока 11 пам ти , обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах первого блока 10 сравнени оказываютс равные двоичные числа. Если же входное число равно или меньше числа, хран щегос в блоке 11 пам ти, то содержимое последнего не измен етс .
Таким образом, в блок 11 пам ти переписываетс наибольший текущий результат счета откликов на какойлибо позиции цикла, который далее сравниваетс с результатами счета на последующих позици х цикла.
Получающа с разность (между числом блока 11 пам ти и входным числом) на выходе блока 12 вычитани в виде двоичного числа в параллельно коде сравниваетс во втором блоке 13 сравнени с пороговым числом М, поСтупающим на второй его вход ( вл ющийс управл ющим входом решающего узла 9). с выхода блока 7 выбора nopqra. При этом, если число с выход блока 12 вычитани меньше порогового числа М, то с выхода второго блока 13 сравнени (фиг. 2г) на вход сброс счетчика 14 сравнени подаетс единичный (запрещающий). потенциал, который устанавливает и удерживает его в нулевом состо нии. Б противоположном случае, т.е. когда в i-м тактвом интервале число с выхода блока 12 вычитани равно или больше числа М, то с выхода второго блока 13 сравне- ни поступает нулевой (разрешающий потенциал, и счетчик 14 сравнени производит счет одного тактового импульса (фиг. 2д), поступающего на его тактовый вход,, вл ющийс такто- вым входом решающего узла 9. При этом, если наибольшее двоичное число записанное в блок 11 пам ти в какомлибо J-M тактовом интервале и соответствующее результату накоплени на j-й позиции цикла, будет превышать на величину равную или большую порогового числа М каждое из N-1 последующих чисел, поступающих друг за . другом с дополнительного выхода блок 3 регистров сдвига, то счетчик 14 сравнени произведет счет следующих подр д N 1 тактовых импульсов, после чего на его выходе формируетс импульсный сигнал, который вл етс выходным сигналом синхронизации решающего узла 9.
Сигнал синхронизации поступает на входы сброса блока 11 пам ти, блока 3 регистров сдвига и формировател 4 цикловых импульсов (фиг.2е), В результате действи этого сигнала блок 11 пам ти и блок 3 регистров сдвига сбрасываютс в нуль. При этом, как только блок 3 регистров сдвига и блок 11 пам ти устанавливаютс в нулевое состо ние, с выхода второго блока 13 сравнени начинает поступать запрещающий единичный потенциал, и счетчик сравнени 14 также сбрасываетс в нуль. Кроме того, выходным сигналом синхро- . низации производитс фазирование формировател 4 цикловых импульсов таки образом, что на выход устройства начинают поступать регул рно следующие цикловые импульсы, во времени совпадающие с откликами опознавател 1 синхросигнала на истинные синхрогруппы .
Далее процесс поиска временного положени циклового синхросигнала в двоичном потоке начинаетс заново, при этом последующие сигналы синхронизации решающего узла 9 будут подтверждать фазу начальной установки формировател 4 цикловых импульсов, если временное положение циклового . синхросигнала не мен етс .
Формирователь 4 цикловых импульсов может быть вьтолнен, например, в виде последовательно соединенных счетчика и дешифратора. Соответственно фазирование такого формировател может осуществл тьс путем установки в нуль счетчика.
На фиг. 2в и г изображены соответственно импульсы первого блока 10 сравнени и выходной сигнал второго блока 13 сравнени . За врем действи отрицательного импульса (нулевого разрешающего потенциала выходного сигнала второго блока 13 сравнени ) сч.етчик 14 сравнени производит счет N - 1 4 тактовых импульсов и выдает сигнал синхронизации (фиг,2д) в момент времени t, который подтверждает начальную фазу выходного сигнала формировател 4 цикловых импульсов (фиг. 2е), В момент времени tj Iимеет место временной сдвиг (смещение фазы) принимаемого сигнала на два тактовых интервала, в момент Bpe мени t - восстановление синхронизма ( обнаружение нового временного по ,ложени синхросигнала - фиг. 2д и е Процесс формировани пороговых чисел дл решающего узла 9 производитс следующим образом. На первый вход элемента 5 запрета поступают импульсы формировател 4 цикловых импульсов (фиг. 2е), а на второй его вход (запрещающий) - импульсы (отклики) опознавател 1 синхросигнала . В результате на выход элемента 5 запрета (фиг . 2ж) пройдут только те импульсы формировател 4 цикловых импульсов, которые во вреMein-i не совпадают с импульсами опознавател 1 синхросигнала. А поскольку цикловые импульсы (фиг. 2е) во времени совпадают с истинными откликами опознавател 1 синхросигнала (фиг. 26), причем фаза этих импульсов корректируетс сигналом синхрони зац1ш решающего узла 9 (фиг.2д) при сбо х синхронизма, то выходные импульсы элемента 5 запрета (фиг.2ж) в основном соответствуют искаженным синхросигналам принимаемой двоич ной последовательности. Подсчитыва число R искаженных синхросигналов в течение времени счета довольно большого числа цикловЬк импульсов, можно с определенной степенью точное ти периодически определ ть веро тность (частость) ошибочного приема синхросигнала по формуле P/Q, т.е. производить текущую оценку степени искажений принимаемого сигнала При этом счетчик 6 искаженных синхро сигналов производит подсчет искаженных синхросигналов, а счетчик 8 циклов - общее число Q синхросигналов (переданных .за определенный про межуток времени). Коэффициент счета (емкость) счетчика 8 циклов выбираетс равной вели чине Q,, поэтому после счета каждьпс Q цикловых импульсов на его вькоде формируетс одиночный импульс, с помощью которого в блок 7 выбора порога , вместо хранившегос в нем двоичного числа, переписываетс содержимое (новое двоичное число R) счетчик 6 искаженных синхросигналов, после чего счетчик 6 сбрасываетс в нуль и процесс анализа качества принимаемого сигнала в течение следовани последующих Q цикловых импульсов повтор етс . Блок 7 выбора порога в зависимости от значени записанного в него двоичного числа Р производит выбор определенного двоичного порогового числа М, которое с его выхода в параллельном коде подаетс на управл ющий вход решающего узла 9. Таким образом, в течение времени счета каждый Q циклов в решающий узел 9 подаетс опеределенное пороговое число М, которое может принимать в каждом конкретном случае одно из i дискретных значений (градаций) в зависимости от качества принимаемого сигнала. Необходимое число градаций 2 порогового числа М выбираетс из расчета поддержани веро тности ложного срабатывани устройства (ложного обнаружени синхросигнала) в требуемых пределах при различных изменени х величины РОС При этом закон формировани конкретных значений пороговых чисел Ы блоком 7 выбора порога символически можно записать в виде М, F(A ), г 1,2,...,Е Где F .- заранее выбранное правило дл блока 7 выбора порога, по которому величина Р Р/Q, принимающей значение в пределах г-го интервала измерений, приводитс в соответствие вполне определенное значение порогового числа М,,; А(,и В - соответственно нижн и верхн границы величины гто интервала. Соответственно требуема помехоустойчивость устройства, котора определ етс веро тностью ложного срабатьшани , обеспечиваетс выбором закона формировани пороговых чисел Мр дл блока 7 выбора порога по соответствующим измеренным значени м величины PQJ, попадающим в пределы какого-либо г-го интервала с границами А и Вр, по принципу: чем больге величина Pjj,,TeM большим должно быть пороговое число М. Одновременно достигаетс сокращение времени вхождени в синхронизм, поскольку временной интервал наблюдени откликов опознавател 1 синхросигнала в конце которого принимаетс решение о фазе циклового синхросигнала, адаптивно измен етс в зависимости от величины Р. и в каждом .конкретном случае (при определенном значении Ppj.) приближаетс к минимально необходимому, при котором еще обеспечиваетс требуема помехоустойчивость .
Величина Q, определ юща коэффициент счета счетчика 8 циклов, должна выбиратьс , с одной стороны, достаточно большой дл того, чтобы обеспечить требуемую точность оценки веро тности ошибки РОС синхросигнала , с другой стороны - достаточно малой, чтобы обеспечить измерение величины РОС в пределах между
двум сбо ми синхронизма по циклам и слежение за изменени ми условий св зи. Если считать, что сбои синJ хронизма по циклам происход т относительно редко, т.е. через интервалы времени, намного превышающие врем счета Q цикловых импульсов (что имеет место на практике), то 10 величина Q может быть выбрана в следующем виде
Q )|,
J5 где В. - верхн граница величины Р в пределах первого интервала измерений , который соответствует наименьшему пороговому числу - t означает округление до целого числа.
UZ.f
s
АО
Q
j «
«N c:
esi ro 5S
.
ffe
l
Claims (2)
1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные опознавательсинхросигнала, сумматор и блок регистров сдвига, основной выход которого подключен к одному входу сумматора, а тактовый вход блока регистров .сдвига объединен с соответствующими входами опознавдтеля синхросигнала и решающего узла, а также счетчик циклов, отл-и чающееся тем, что, с целью повышения помехоустойчивости и сокращения времени вхождения в синхронизм, в него введены формирователь цикловых импульсов и последовательно соединенные элемент запрета, счетчик искаженных синхросигналов и блок выбора порога, при 'этом выход блока выбора порога подключен к управляющему входу решающего узла, выход которого подключен к входам сброса блока регистров сдвига и формирователя цикловых импульсов, выход которого подключен к первому входу элемента запрета и к входу счетчика циклов, выход которого подключен к соответствующим входам счетчика искаженных синхро. сигналов и блока выбора порога, причем- дополнительный выход блока регистров сдвига подключен к сигнальному входу решающего узла, а такто; вый вход формирователя цикловых им- · >
! пульсов объединен с соответствую• щим входом опознавателя синхросиг: нала, выход которого подключен к второму входу элемента запрета.
2. Устройство по π. 1, о т л и чающееся тем, что решающий узел выполнен в виде последовательно соединенных первого блока сравнения, блока вычитания, второго блока сравнения, счетчика сравнения й блока памяти, выход которого· подключен к соответствующим входам первого блока сравнения и блока вычитания , другой вход которого объединен с соответствующими входами первого блока сравнения и блока па- \ мяти и является сигнальным входом решающего узла, управляющим и тактовым входами которого являются соответственно второй вход второго блока сравнения и второй вход счетчика сравнения, выход которого является выходом решающего узла.
SU ,,„1172052
1 1172052 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833625601A SU1172052A1 (ru) | 1983-07-21 | 1983-07-21 | Устройство дл синхронизации по циклам |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833625601A SU1172052A1 (ru) | 1983-07-21 | 1983-07-21 | Устройство дл синхронизации по циклам |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1172052A1 true SU1172052A1 (ru) | 1985-08-07 |
Family
ID=21075739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833625601A SU1172052A1 (ru) | 1983-07-21 | 1983-07-21 | Устройство дл синхронизации по циклам |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1172052A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2782473C1 (ru) * | 2021-12-17 | 2022-10-28 | Акционерное общество "Омский научно-исследовательский институт приборостроения" (АО "ОНИИП") | Устройство цикловой синхронизации |
-
1983
- 1983-07-21 SU SU833625601A patent/SU1172052A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 873445, кл. Н 04 L 7/08, 1981. Колтунов М.Н. .и др. Синхронизаци по циклам в цифровых системах св зи. М.: Св зь, 1980, с. 41, рис. 2.9. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2782473C1 (ru) * | 2021-12-17 | 2022-10-28 | Акционерное общество "Омский научно-исследовательский институт приборостроения" (АО "ОНИИП") | Устройство цикловой синхронизации |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1275446A (en) | Data transmission apparatus | |
US4841167A (en) | Clock recovering device | |
US4320511A (en) | Method and device for conversion between a cyclic and a general code sequence by the use of dummy zero bit series | |
US4163946A (en) | Noise-immune master timing generator | |
EP0265080A1 (en) | Device for detecting bit phase difference | |
EP0442081B1 (en) | Method and electronic circuit for automatically measuring the horizontal scan frequency of a composite synchronism signal | |
SU1172052A1 (ru) | Устройство дл синхронизации по циклам | |
US4121195A (en) | Error detection in digital systems | |
US5303242A (en) | Destuffing control by modifying detected pointer with differential value | |
RU2284665C1 (ru) | Устройство для цикловой синхронизации | |
SU869074A1 (ru) | Устройство тактовой синхронизации | |
SU1107336A2 (ru) | Устройство кадровой синхронизации | |
SU532968A1 (ru) | Устройство дл поиска псевдошумовых сигналов | |
SU1241507A1 (ru) | Фазоимпульсный дискриминатор | |
SU1160614A1 (ru) | Устройство декодирования тональных сигналов | |
SU1539816A1 (ru) | Устройство дл сокращени избыточности дискретной информации | |
JPS6340509B2 (ru) | ||
RU2239953C2 (ru) | Устройство для синхронизации по циклам | |
SU1695353A1 (ru) | Устройство дл приема избыточных сигналов | |
SU736114A1 (ru) | Коммутируемый цифровой коррел тор | |
SU1755377A1 (ru) | Устройство дл обнаружени ошибок при передаче данных по телефонному каналу | |
SU1683181A1 (ru) | Цифровой приемник дельта-модулированных сигналов многочастотных кодов | |
US6307904B1 (en) | Clock recovery circuit | |
SU1672498A2 (ru) | Многоканальна цифрова телеметрическа система | |
SU1092738A1 (ru) | Устройство дл автоматического вы влени ошибок дискретного канала св зи |