SU1160614A1 - Устройство декодирования тональных сигналов - Google Patents

Description

Изобретение относится к радиосвязи и может найти применение в устройствах для приема тональных сигналов нескольких заданных частот, в частности для приема данных, переда- 5 ваемых последовательным частотным кодом.

Известно устройство декодирования тональных сигналов, содержащее последовательно соединенные фазовый (О детектор, фильтр, генератор, управляемый напряжением, индикатор захвата, опорный генератор, счетчик тактовых импульсов, схему логического управления, стробирующее устройство, счет-)5 чик периодов и устройстве/ адресного кода [ί].

Недостатком данного устройства является большое время обработки принимаемого сигнала, так как не- 20 посредственно детектирование производится только после установления режима синхронизации генератора, управляемого напряжением.

Наиболее близким техническим ре- 25 шением к изобретению является устройство декодирования тональных сигналов, содержащее регистр, первый счетчик, первый и второй элементы И, синхрогенератор, второй счетчик, выходы которого подключены к одним входам блока начальной установки, и последовательно соединенные фильтр и компаратор ,

Недостатком известного устройства 35 является его низкая помехозащищенность, так как при декодировании не контролируется периодичность входного сигнала.

Цель изобретения - повышение поме-40 хозащищенности.

Для этого в устройство декодирования тональных сигналов, содержащее регистр, первый счетчик, первый и второй элементы И, синхрогенератор, 45 второй счетчик,’выходы которого подключены к одним входам блока начальной установки, и последовательно соединенные фильтр и компаратор, введены сумматор, первый триггер, блок 50 постоянной памяти, блок оперативной памяти, последовательно соединенные элемент ИЛИ и элемент задержки, последовательно соединенные .второй триггер, третий счетчик и дешифратор, 55 последовательно соединенные делитель частоты и четвертый счетчик, выходы которого подключены к одним входам

14

сумматора, выходы которого подключены к адресным входам блока оперативной памяти, выход компаратора подключен к,первому входу синхрогенератора, выход которого подключен к информационному входу блока оперативной памяти и первому входу первого триггера, первый выход которого подключен к первому входу первого элемента И, .а второй выход - к первым входам первого и второго счетчиков, вторые входы которых соединены с выходами соответственно элемента ИЛИ и второго элемента И, выходы первого счетчика подключены к другим входам блока начальной установки и первым информационным входам блока постоянной памяти, выходы которого подключены к другим входам сумматора, а вторые информационные входы соединены с выходами второго счетчика и информационными входами регистра, тактовый вход которого соединен с выходом дешифратора, выход блока оперативной памяти подключен к второму входу первого элемента И, выход которого подключен к второму входу третьего счетчика' и первому входу второго триггера, первый и второй выходы которого подключены соответственно к третьему входу первого счетчика-и первому входу второго элемента И, второй вход которого соединен с выходом элемента задержки, вькод блока начальной установки подключен к вторым входам первого и второго триггеров,, вькод делителя частоты подключен к первому входу элемента ИЛИ, второму входу синхрогенератора, управляющему входу блока постоянной памяти и первому управляющему входу блока оперативной памяти, второй управляющий вход которого, а также вход делителя частоты, второй вход элемента ИЛИ и третий вход первого элемента Исоединены вместе и являются тактовым входом устройства,

ι

На фиг. 1 изображена структурноэлектрическая схема устройства; на фиг, 2 - эпюры, поясняющие его работу

Устройство декодирования тональных сигналов содержит фильтр 1, компаратор 2,. синхрогенератор 3, первый триг гер 4, блок 5 оперативной памяти, первый элемент И6, первый счетчик 7, второй счетчик 8, блок 9 постоянной памяти, блок 10 начальной установки, регистр 11, второй триггер 12,

3

сумматор 13, третий счетчик 14, делитель 15 частоты, элемент ИЛИ 16, второй элемент И 17, четвертый счетчик 18, дешифратор 19 и элемент задержки 20.

Устройство декодирования тональ-, ных сигналов работает следующим образом.

В исходном состоянии на вторых выходах первого и второго триггеров 4 и 12 лог. 'Ί", первый, второй и третий счетчики 7,8,14 установлены в нулевое состояние·. Так как на первом. выходе первого триггера 4 лог. "0", то на выходе первого элемента И 6 также лог. "0". На третьем входе первого счетчика 7 (входе разрешения счета) лог."0", поэтому работа этого счетчика будет блокирована даже при подаче лог."0" на его первый вход (К-вход). Выходным сигналом делителя 15 (фиг. 2в), частота которого значительно больше частот принимаемых устройством сигналов, управ.ляется работа блока 5 оперативной памяти: при лог. "Г' на выходе делителя 15 блок 5 оперативной памяти переводится в режим записи, при лог. "0" - в режим считывания информации, причем для осуществления записи и считывания необходимо на второй управляющий вход бло^а 5 оперативной памяти подать лог. "О". Адрес записи и считывания блока 5 оперативной памяти задается по его адресным входам выходным сигналом сумматора 13,

На счетные входы первого и второго счетчиков 7 и 8 сигнал от источника тактового сигнала поступает соответственно с выхода- второго элемента ИЛИ 16, и элемента И17, причем при работе блока 5 оперативной памяти в режиме записи информации тактовые импульсы (фиг. 2г) на счетные входы этих счетчиков не поступают, так как в течение всего этого времени на первом входе элемента ИЛИ 16 будет лог."1". Изменение состояний первого и второго счетчиков 7 и 8 будет , происходить по переднему фронту сигналов на их вторых входах при подаче лог. "0" на их первые входы (для перевода первого счетчика 7 в режим счета импульеов необходимо еще на его третий вход подать лог. "1").

Входной синусоидальный сигнал (фиг. 2а), прошедший широкополосный аналоговый фильтр 1 , служащий для

1160614 4

улучшения соотношения сигнал/шум преобразуется компаратором 2 в импульсы прямоугольной формы: прии_бг>она выходе компаратора лог. "1", приЦ «0- лог.

5 "0". Выходной.сигнал компаратора 2·

подается на первый вход синхрогенератора 3. На выходе синхрогенератора 3 по переднему фронту входного сигнала формируется импульс (фиг. 26),

10 причем длительность его должна быть не более периода тактовой частоты, поступающей с делителя 15 частоты на второй вход синхрогенератора 3 (фиг. 2в) и не менее положительной части 15 полупериода этого сигнала* Передний фронт выходного импульса синхрогенератора 3 совпадает с передним фронтом делителя 15 частоты. В качестве синхрогенератора может быть применен 20 одновибратор, либо аналогичный, например, на регистре сдвига. Выходной импульс синхрогенератора 3 поступает на информационный вход оперативного блока 5 памяти, в результате чего в 25 него записывается лог. "1". Адрес ячейки оперативного блока 5 памяти, в которую записывается информация, определяется суммой двух двоичных чисел - выходного кода четвертого счет30 чика 18 и выходного кода блока 9 постоянной памяти. Суммирование кодов осуществляется сумматором 13. При записи информации в блок 5 оперативной памяти на управляющем входе блока 9

35 постоянной памяти будет лог. "1", последний отключается, и на его выходах будут сигналы (лог. "0" или лог. "1” в зависимости от типа памяти^ не зависящие от адресов на его инфордд мационных входах.

Одновременно выходным сигналом синхрогенератора 3 первый триггер 4 устанавливается в состояние, при котором на его первом выходе будет лог. "1"

45 (фиг. 2и), а на втором - лог. "0", разрешающий работу второго счетчика 8. При появлении лог, "0" на выходе делителя 15 частоты блок 5 оперативной памяти переводится в режим счи50 тывания, к входам сумматора 13 подключается блок 9 постоянной памяти, на выходе которого будет информация из ячеек памяти, адрес которых задается выходйыми кодами первого и вто55 рого счетчиков 7 и 8. Б блоке 9 постоянной памяти по этому адресу (0000000) записана информация, суммирование которой с выходным кодом

5

1160614

6

четвертого счетчика 18 даст адрес блока 5 оперативной памяти, по которому производилась запись информации ранее на время, равное N периодам первого из принимаемых устройством сигналов заданной частоты.

Если в тот момент сигнала на выходе синхрогенератора 3 не было, по этому адресу в блоке 5 оперативной памяти будет записан лог. "0", на выходе первого элемента Иб (фиг. 2д) и второго триггера 12 состояние не изменится и при появлении с выхода второго элемента И 17 на втором входе второго счетчика 8 лог. "1",онперей- 15 дет в состояние 0001, изменяя адрес блока 9 постоянной памяти. По данному адресу в блоке 9 постоянной памяти хранятся данные, суммирование, которых с кодом четвертого счетчика 18 2®

даст новый адрес считывания для блока 5 оперативной памяти, т.е. устройство декодирования перестроится на прием второй частоты. Если и по этому адресу в блоке 5 оперативной 25 памяти ранее был записан лог. "0", т.е. и эта частота не будет обнаружена, во второй счетчик 8 перейдет в состояние 0010, что соответствует настройке устройства на прием третьей 30 частоты. Если ни одна из частот, на прием которых настроено устройство, не будет обнаружена, что соответствует установке второго счетчика 8 в определенное состояние, то при этом^д на выходе блока 10 начальной установки сформируется лог. "1”, устанавливающая второй счетчик 8 в нулевое состояние. Таким образом, устройство вернется в исходное состояние. дд

Если же при считывании информации из блока 5 оперативной памяти по одному из адресов на его выходе будет лог» "1" (фиг. 2е) , то на выходе первого элемента Й6 (фиг.2д) по- АЗ явится лог. "1" второй триггер 12 установится в.состояние, при котором на его первом выходе будет лог. ”1", а на втором выходе - лог. "0" (фиг.2к),, запрещающий прохождение через второй ® элемент И17 импульсов с выхода элемента ИЛИ 16 на второй вход второго счетчика 8 и разрешающий работу третьего счетчика 14. ’

Включение между выходом элемента 53 ИЛИ 16 и первым входом второго элемента И 17 элемента задержки 20, обеспечивает задержку импульсов, поступающих на второй вход второго· счетчика 8, относительно сигнала тактовой частоты (фиг. 2г) и исключает возможность изменения состояния второго счетчика 8 после появления на выходе блока 5 оперативной памяти лог. "1" (для этого время задержки сигнала элементом задержки 20 должно быть не менее, чем суммарное время - задержки прохождения лог. "1" через первый элемент Иби время пере ключения второго триггера 12). В результате будет зафиксирован выходной код второго счетчика 8, а так как на первом выходе второго триггера 12 установится лог» "1", то разрешается работа первого счетчика 7.

Появление лог. "1" на выходе блока 5 оперативной памяти свидетельствует о том, что обнаружено совпадение (с точностью до периода выходной частоты делителя 15 частоты)моментов появления импульсов на выходе синхрогенератофа 3, разделенных интервалом времени, равным Л/ периодам одной из принимаемых устройством частот. Выходной код второго счетчика 8 будет при этом кодом обнаруженной частоты.

Однако окончательное решение о том, что принят сигнал с соответствующей частотой, будет принято после проверки отклонения каждого периода этого сигнала от номинального значения, что осуществляется следующим

образом.

ί

Так как на первом выходе второго триггера 12 установился сигнал лог. ' "1", то по переднему фронту импульса, поступающего с выхода элемента ИЛИ 16 на второй вход первого счетчика 7, он будет изменять свое состояние.

При изменении выходного кода первого счетчика 7 последовательно изменяется адрес блока 9 постоянной памяти.

По этим адресам в -блоке 9 постоянной памяти записаны данные, суммирование которых с выходным кодом четвертого счетчика 18 даст такие коды на адресных входах блока 5 оперативной записи, что считывание информации из него будет производиться по адресам, которые были в моменты времени, отстоящие от момента последнего появления сигнала на выходе синхрогенератора 3 на время, равное (Ν-1), (Ν-2)... 2,1 периоду сигнала обнаружения частоты. Если в эти моменты времени отклонения передних фронтов

1 160614

выходного сигнала компаратора 2 не превышало величины, равной периоду выходного сигнала делителя 15 частоты, то при считывании из блока 5 оперативной памяти информации по этим $ адресам на его выходе будет лог. ”1". Число периодов входного сигнала, для которых отклонение переднего фронта каждого периода не прввышает заданное, т.е. число лог. "1" на вы- ю ходе блока 5 оперативной памяти при изменении состояний первого счетчика 7 подсчитывается третьим счетчиком 14 и при достижении им определенного значения на выходе дешифратора 19 по-15 явится импульс (фиг. 2ж), свидетельствующий о приеме сигнала. Этим же импульсом выходной код второго счет-1 чика 8, являющийся кодом принятой частоты, записывается в регистр 11. эд Если же входной сигнал непериодический, т.е. имеет отклонения передних фронтов от номинального значения более заданного, то третий счетчик 14 не досчитает до требуемого значения 25 и фиксации приема не произойдет.

Устройство установится в исходное состояние выходным импульсом блока

10 начальной установки (фиг. 2з), который формируется при достижении первым счетчиком 7 определенного состояния вне зависимости от того, был принят сигнал или нет.

Таким образом, прием тонального сигнала той или иной частоты будет осуществлен лишь в случае, если величины суммарного отклонения А периодов этого сигнала и отклонения каждого из периодов от номинального не превышают заданного значения.

Технико-экономический эффект изобретения состоит в повышении помехозащищенности устройства декодирования тональных сигналов за счет контроля не только отклонения периодов входного сигнала от номинального значения, но и контроля отклонения каждого периода входного сигнала. Кроме того, устройство.обладает универсальностью за счет программируемости, так как изменение частоты настройки, полосы пропускания, времени обработки сигнала осуществляется путем изменения данных блока постоянной памяти !без изменения схемы.

1160614

Фиг. I

1160614

Фиг 2

Claims (2)

1. УСТРОЙСТВО ДЕКОДИРОВАНИЯ ТОНАЛЬНЫХ СИГНАЛОВ, содержащее регистр, первый счетчик, первый и второй' элементы И, синхрогенератор, второй счетчик, выходы которого подключены к одним входам блока начальной установки, и последовательно соединенные фильтр

   и компаратор, отличающее ся тем, что, с целью повышения помехозащищенности, в нёго введены сумматор, первый триггер, блок постоянной памяти, блок оперативной памяти, последовательно соединенные элемент ИЛИ и элемент задержки, последовательно соединенные второй триггер, третий счетчик и дешифратор, последовательно соединенные делитель частоты и четвертый счетчик, выходы которого подключены к одним входам сумматора, выходы которого подключены к адресным входам блока оперативной памяти, выход компаратора подключен к первому входу синхрогенератора, выход которого подключен к информационному входу блока оперативной памяти и первому входу первого триггера, первый выход

   которого подключен к первому входу первого элемента» И, а второй выход к первым входам первого и второго счетчиков, вторые входы которых соединены с выходами соответственно элемента ИЛИ и второго элемента И, выходы первого счетчика подключены к другим входам блока начальной установки и первым информационным входам блока постоянной памяти, выходы которого подключены к другим входам сумматора, а вторые информационные входы соединены с выходами второго счетчика и информационными входами регистра, тактовый вход которого соединен с выходом дешифратора, выход блока оперативной памяти подключен к второму входу первого элемента И| выход которого подключен к второму входу третьего счетчика и первому входу второго триг гера, первый и второй выходы которого подключены соответственно к третьему входу первого счетчика и первому входу второго элемента И, второй вход, которог© соединен с выходом элемента> задержки, выход блока начальной установки подключен к вторым входам первого и второго триггеров, выход делителя частоты подключен к первому входу элемента ИЛИ, второму входу синхрогенератора, управляющему входу блока постоянной памяти и первому управляющему входу блока оперативной памяти, второй управляющий вход которого, а также вход делителя частоты, второй вход элемента ИЛИ и третий вход первого элемента И соединены вместе и являются тактовым входом устройства.
2. 2

   1 1 1