SU1566317A1

SU1566317A1 - Устройство дл фазовой коррекции последовательности временных сигналов

Info

Publication number: SU1566317A1
Application number: SU884441647A
Authority: SU
Inventors: Александр Георгиевич Козодаев; Геннадий Давыдович Новиков; Татьяна Демьяновна Быстрова; Владимир Сергеевич Лагутенков
Original assignee: Предприятие П/Я В-2203
Priority date: 1988-06-15
Filing date: 1988-06-15
Publication date: 1990-05-23

Abstract

Изобретение относитс к радиотехнике. Устройство содержит генератор 1 опорного сигнала, линию 2 задержки, счетчик 4 импульсов, RS-триггер 5, блоки 6 и 7 совпадени , реверсивный счетчик 10, элемент ИЛИ 13. Дл повышени точности фазовой коррекции в устройство введены пороговый блок 3, цифроаналоговый преобразователь 8, реверсивный счетчик 9, цифровой фазовый детектор 11, блок 12 сравнени и делитель 14 частоты, с помощью которых вырабатываетс управл ющее напр жение, измен ющее фазу выходного сигнала, сформированного генератором 1 и линией 2 задержки, до заданного значени . 1 ил.

Description

Изобретение относится к радиотехнике и может быть использовано в системах синхронизации.

Цель изобретения - повышение точности фазовой коррекции.

На чертеже представлена структурная электрическая схема устройства для фазовой коррекции последователь блоки совпадения на запись или считывание в реверсивный счетчик 10 в зависимости от команда Ввод знака.Под воздей ствием управляющего напряжения V_y , сформированного в цифроаналоговом преобразователе 8, фаза выходного сигнала начинает смещаться. Цифровой фазовый детектор 11 измеряет ности временных сигналов. jq

Устройство содержит генератор 1 опорного сигнала, линию 2 задержки, пороговый блок 3, счетчик 4 импульсов, RS-триггер 5, первый 6 и второй 7 блоки совпадения, цифроаналоговый преобразователь 8, дополнительный реверсивный счетчик 9, реверсивный счетчик 10, цифровой фазовый детектор 11, блок 12 сравнения, элемент ИЛИ 13, делитель 14 частоты. 20

Устройство работает следующим образом.

В исходном состоянии при отсутствии команды Ввод поправки сигналом с порогового блока 3 запрещается 25 прохождение импульсов счета, поступающих· с делителя 14 на реверсивный счетчик 10. Кодовая комбинация, соответствующая состоянию реверсивного счетчика 10, преобразованная в цифроаналоговом преобразователе 8 в напряжение управления линией 2 задержки V_ynp, , создает первоначальный сдвиг фазы if выходного сигнала, поступающего на выход устройства для фазовой коррекции последовательности временных сигналов. В цифровом фазовом детекторе 11. осуществляется сличение по фазе сигналов, поступающих'на вход линии 2 задержки и с ее выхода, при этом на выходе цифрового фазового детектора 11 вырабатывается код, пропор.циональный сдвигу фаз. В блоке 12 сравнения происходит сравнивание кодов цифрового фазового детектора 11 и дополнительного реверсивного счетчика 9, код которого соответствует коду цифрового фазового детектора 11.

Дополнительный реверсивный счетчик 9 до команды Ввод кода поправки обнулен.

С поступлением команды Ввод кода поправки величина поправки в цифровом коде записывается в счетчик 4. Далее при поступлении команды Ввод поправки пороговый блок 3 разрешает прохождение импульсов счета через первый 6 или второй 7 с высокой точностью образующийся сдвиг по Фазе поступающий на него сигналов и в цифровом коде эту информацию передает в блок 12 сравнения, в котором она сравнивается с кодом реверсивного счетчика 9. Вследствие неравенства кодов импульсы счета устанавливают дополнительный реверсивный счетчик 9 в состояние, при котором его код станет равным коду цифрового фазового детектора 11, а через элемент ИЛИ 13 считывают информацию со счетчика 4, записанную командой Ввод кода поправки.

В момент обнуления счетчика 4 пороговый блок 3 запретит прохождение сигналов счета на реверсивный счетчик 10. Напряжение управления V_ynp2 , сформированное таким образом на выходе цифроаналогового преобразователя 8, установит фазу выходного сигнала, равную ,

Claims

Формула изобретения

Устройство для фазовой коррекции последовательности временных сигналов, содержащее последовательно соединенные RS-триггер, первый блок совладания и реверсивный счетчик, последовательно соединенные генератор опорного сигнала и линию задержки, а также счетчик импульсов, элемент ИЛИ и второй блок совпадения, первый вход и выход которого подключены соответственно к инверсному выходу RS-триггера и вычитающему входу реверсивного счетчика, причем R-вход, S-вход RS-триггера, входы параллельной записи счетчика импульсов и выход линии задержки являются соответственно первым и вторым входами сигналов знака поправки, входами кода поправки и выходом устройства, отличающееся тем, что, с целью повышения точности фазовой коррекции, введены последовательно соединенные цифровой фазовый детектор, блок сравнения и дополнительный реверсивный счетчик, выхода разрядов которого подсоединены к соответствующим вторым входам блока сравнения, а также делитель частоты, цифроаналоговый преобразователь и пороговый блок, при этом выходы разрядов реверсивного счетчика через цифроаналоговый преобразователь подсоединены к управляющему входу линии задержки, выход которой подсоединен к первому входу цифрового фазового детектора, второй вход которого подключен к выходу генератора опорного сигнала, второй выход блока сравнения подсоединен к вычитающему входу дополнительного реверсивного счетчика и первому входу элемента ИЛИ, второй вход которого подключен к суммирующему входу дополнительного реверсивного счетчика, выход элемента ИЛИ подсоединен к

5 счетному входу счетчика импульсов, выходы разрядов которого через пороговый блок подсоединены к объединенным вторым входам первого и второго блоков совпадения, третьи входы кото· 10 рых объединены с тактовым входом блока сравнения и подключены через делитель частоты к выходу генератора опорного сигнала, причем управляющий вход порогового блока и выходы циф15 рового фазового детектора являются соответственно управляющим входом и дополнительными выходами устройства.