SU1277433A2 - Устройство декодировани тональных сигналов - Google Patents
Устройство декодировани тональных сигналов Download PDFInfo
- Publication number
- SU1277433A2 SU1277433A2 SU853863440A SU3863440A SU1277433A2 SU 1277433 A2 SU1277433 A2 SU 1277433A2 SU 853863440 A SU853863440 A SU 853863440A SU 3863440 A SU3863440 A SU 3863440A SU 1277433 A2 SU1277433 A2 SU 1277433A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- block
- signal
- inputs
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относитс к радиосв зи и вл етс дополнительным к изобретению по авт. св. № 1160614. Цель изобретени - повьшение помехоустойчивости . Устройство содержит фильтр 1, компаратор 2, синхрогенератор 3, триггеры 4, 12, 21, блоки оперативной пам ти (БОП) 5 и 25, элементы И 6, 17, 22 - 24, счетчики 7, 8, 14, 18, блок 9 посто нной пам ти (БПП), блок 10 начальной установки , регистр 11, сумматор 13, делитель 15 частоты, элементы ИЛИ 16 и 24, дешифратор 19 и элемент 20 задержки. Управление работой БОП 5 и 25 осуществл етс выходным сигналом делител 15 частоты: при сигнале 1 они перевод тс в режим записи , при сигнале О - в режим считывани информации. Дл осуществлени записи и считывани на их вторые управл ющие входы подаетс О. Адреса записи и считывани БОП 5 и 25 измен ютс одновременно и определ ютс сигналом сумматора 13. При записи информации в БОП 5 и 25 на вы (О ходе БПП 9 будут посто нные сигналы, (Л не завис щие от адресов на его информационных входах. По вление 1 на выходе БОП 5 при считывании свидетельствует о том, что обнаружено совпадение по влени импульсов на ю со 00 14)
Description
выходе синхрогенератора 3, разделенных интервалом времени, равным N периодам принимаемой частоты. Окончательное решение о том, что прин т
сигнал соответствующей частоты, принимаетс после проверки отклонени каждого периода сигнала от номинального значени . 1 ил.
«
Изобретение относитс к радиосв аи и гложет быть использовано в устройствах дл приема тональных сигналов нескольких заданных частот, в .частности, дл приема данных, передаваемых последовательным частотным кодом.
Цель изобретени - повышение помехоустойчивости .
На чертеже представлена структурна схема устройства.
Устройство декодировани тональных сигналов содержит фильтр 1, компаратор 2, синхрогенератор 3, ,первый триггер 4, первый блок 5 оперативной пам ти, первый элемент И 6, первый счетчик 7, второй счетчик 8, блок 9 посто нной пам ти, блок 10 начальной установки, регистр 11, второй триггер 12, сумматор 13, третий счетчик 14, делитель 15 частоты, первый элемент ИЛИ 16, второй элемент И 17, четвертый счетчик 18, дешифратор 19, элемент 20 задержки, третий триггер 21, третий элемент И 22,четвертый элемент И 23, второй элемент ИЛИ 24 и второй блок 25 оперативной пам ти.
Устройство декодировани тональных сигналов работает следующим образом.
В исходном состо нии на вторых выводах первого, второго и третьего триггеров 4, 12, 21 присутствует логическа 1, на вьпсоде третьего элемента И 22 - логическа 1. Первый, второй и третий счетчики 7, 8, 14 установлены в нулевое состо ние . На выходах первого и четвертого элементов И 6 и 23 присутствует О. Выходным сигналом делител 15 частоты управл етс работа блоков 5 и 25 оперативной пам ти,,При логической 1 на выходе делител 15 первьй и второй блоки 5 и 25 оперативной пам ти перевод тс в режим записи, при О - в режим считывани информации, причем дл осуществлени записи и считывани необходимо на вторые управл ющие входы блоков 5 и 25 оперативной пам ти подать логический О. Адресу записи и считывани блоков 5 и 25 оперативной пам ти измен ютс одновременно и определ ютс выходным сигналом сумматора 13. При записи информации в блоки 5 и 25 оперативной пам ти на выходе блока 9 посто нной пам ти посто нные сигналы, не завис щие от
с адресов на его информационных входах .
На выходе сиихрогенератора 3 по переднему фронту входного сигнала формируетс импульс, передний фронт
0 которого совпадает с передним фронтом выходного сигнала делител 15 частоты. Выходной импульс синхрогенератора 3 поступает на информационный вход блока 5 оперативной пам ти,
5 в результате чего в- него записываетс 1. Адрес чейки оперативного блока 5 пам ти, в которую записываетс информаци , определ етс суммой выходного кода четвертого счет0 чика 18 и выходного кода блока 9
посто нной пам ти. По этому же адресу во второй блок 25 оперативной пам ти записываетс О, так как в это врем на дополнительном выходе
5 синхрогенератора 3 будет О,
Одновременно выходным сигналом синхрогенератора 3 первый триггер 4 устанавливаетс в состо ние, при 0 котором на его первом выходе 1, а .на втором - О, в результате чего на выходе третьего элемента И 22 по вл етс О, разрешающий работу второго счетчика 8 (дл перевода первого счетчика 7 в режим счета
необходимо на его третий вход подать 1).
При по влении О на выходе делител 15-частоты блоки 5 и 25 оперативной пам ти перевод тс в режим считывани , к входам сумматора 13 подключаетс блок 9 посто нной па . м ти, на выходе которого-будет информаци из чеек пам ти, адрес которых задаетс выходными кодами первого и второго счетчиков 7 и 8.
На второй вход третьего счетчика 14 и первый вход второго триггера 12 информаци через второй элемент ИЛИ 24 поступает только из блока 5 оперативной пам ти. Это обусловлено тем, что на первом входе четвертого элемента И 23 - логический О, Независимо от выходной информации второго блока 25 оперативной пам ти на выходе четвертого элемента И 23 будет О.
В блоке 9 посто нной пам ти по адресу 00000, задаваемому в исходном состо нии выходными кодами первого и второго счетчиков 7 и 8, записана информаци , суммирование которой с выходным кодом четвертого счетчика 18 дает адрес блока 5 оперативной пам ти, по которому ранее производилась запись информации на врем , равное N периодам первого из принимаемых устройством сигналов ладанной частоты. Если в тот момент /:игнала на выходе синхрогенератора 3 не бьшо, по этому адресу в блоке 5 оперативной пам ти записан О, На выходе первого элемента И 6, второго элемента ИЛИ 24 и второго триггера 12 значение не измен етс . При по влении с выхода второго элемента И 17 на втором входе второго счетчика В логической 1 он перейдет в состо ние 0001 , измен адрес блока 9 посто нной пам ти. По данному адресу в блоке 9 посто нной пам ти хран тс данные, суммирование которых с кодом четвертого счетчика 18 дает новый адрес считывани дл блока 5 оперативной пам ти, т.е. устройство декодировани перестраиваетс на прием второй частоты. Если и по этому адресу в блоке 5 оперативной пам ти ранее был з аписан логический О, т.е. и эта частота не обнаружена, то второй счетчик б переходит в состо ние 0010, что соответствует настройке устройства на
прием третьей частоты. Если ни одна из частот, на прием которых настроено устройство, не обнаружена, что соответствует установке второ5 го счетчика 8 в определенное состо ние , то на выходе блока 10 начальной установки формируетс логическа 1, устанавливающа второй счетчик 8 и первый триггер 4 в исходное со0 сто ние.
Если же при считывании информации из блока 5 оперативной пам ти по одному из адресов на его выходе будет логическа 1, то на выходе первого элемента И 6, а следовательно, на выходе второго элемента ИЛИ 24, по вл етс логическа 1. Второй триггер 12 устанавливаетс в состо ние , при котором на его первом выхо де - логическа 1, а на втором выходе - логический О, запрещающий прохождение через второй элемент И 17 импульсов с выхода элемента ИЛИ 16 на второй вход второго счетчика 8 и разрешающий работу третьего счетчика 14. В результате фиксируетс выходной код второго счетчика 8, а так как на г1ервом выходе iвторого триггера 12 - логическа
0 то разрешаетс работа первого. счетчика 7.
По вление логической 1 на выходе блока 5 оперативной пам ти
- свидетельствует о том, что обнаружено совпадение (с точностью до периода выходной частоты делител 15) моментов по влени импульсов на выходе синхрогенератора 3, разделенных интервалом времени, равным N периодам Ъднойиз принимаемых устройством час-, тот. Выходной код второго счетчтка 8 вл етс при этом кодом обнаруженной частоты.
- Окончательное решение о том, что прин т сигнал соответствующей частоты , принимаетс после проверки отклонени каждого периода сигнала от .номинального значени , что осуществл етс следующим образом.
Так как на первом выходе второго триггера 2 устанавливаетс сигнал логической 1, то по переднему фронту импульса, поступающего с выхода первого элемента ИЛИ 16 на второй вход первого счетчика 7, он будет лзмен ть свое состо ние, что вызывает изменение адресов блока 9 посто нной пам ти. По этим адресам в
Claims (1)
- фронту входного сигнала. Формула изобретениУстройство декодировани тональых сигналов по авт, ев, № 1160614, о тличающеес тем, что, с целью повьш1ени помехоустойчивости , в него введены третий триггер, третий и четвертый элементы И, второй элемент ИЛИ, второй блок оперативной пам ти, при этом первый вход третьего триггера соединен с дополнительным выходом синхрогенератора и информационным входом второго блока оперативной пам ти, адресные, первый и второй yпpaвл юш e входы которого соединены соответственно с адресными, первым и вторым управл - ющ ми входами первого блока оперативной пам ти, второй вход третьего триггера соединен с вторыми входами первого и второго триггеров и выходом блока начальной установки, а первый выход подключен к первомувходу четвертого элемента И, второй и третий входы которого соединены соответственно с выходом и вторым yпpaвл юш м входом второго блока опера- тивной пам ти, выход четвертого элементта И подключен к второму входу второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а выход подключен к объединенным первому входу второго триггера и второму входу третьего счетчика , а вторые выходы первого и третьего триггеров соединены соответственно с первым и вторым входами третьего элемента И,выход которогосоединен с объединенными первыми входами первого и второго счетчиков .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853863440A SU1277433A2 (ru) | 1985-03-04 | 1985-03-04 | Устройство декодировани тональных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853863440A SU1277433A2 (ru) | 1985-03-04 | 1985-03-04 | Устройство декодировани тональных сигналов |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1160614 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1277433A2 true SU1277433A2 (ru) | 1986-12-15 |
Family
ID=21165633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853863440A SU1277433A2 (ru) | 1985-03-04 | 1985-03-04 | Устройство декодировани тональных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1277433A2 (ru) |
-
1985
- 1985-03-04 SU SU853863440A patent/SU1277433A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1160614, кл. Н 04 Q 9/00, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1053189A (ru) | ||
SU1277433A2 (ru) | Устройство декодировани тональных сигналов | |
SU1160614A1 (ru) | Устройство декодирования тональных сигналов | |
SU1550525A1 (ru) | Устройство дл сопр жени канала св зи с ЭВМ | |
RU2076455C1 (ru) | Селектор импульсов заданной кодовой комбинации | |
SU1070532A1 (ru) | Устройство дл формировани временных интервалов | |
RU1784965C (ru) | Устройство дл сравнени двоичных кодов | |
SU1363227A2 (ru) | Устройство дл сопр жени источников и приемников с магистралью | |
SU1179349A1 (ru) | Устройство дл контрол микропрограмм | |
SU1755288A1 (ru) | Устройство дл сопр жени | |
SU1550523A1 (ru) | Устройство дл сопр жени двух магистралей | |
SU1012448A1 (ru) | Устройство дл оценки каналов и выбора оптимальных частот св зи | |
RU1809536C (ru) | "Устройство дл декодировани кода "Манчестер-2" | |
SU1661770A1 (ru) | Генератор тестов | |
SU1424045A1 (ru) | Устройство дл приема последовательного кода | |
RU2022345C1 (ru) | Устройство сопряжения интерфейсов | |
SU1176360A1 (ru) | Устройство дл передачи и приема информации | |
SU1631509A1 (ru) | Многотактный рециркул ционный преобразователь врем - код | |
SU1513520A1 (ru) | Стековое запоминающее устройство | |
SU1081639A2 (ru) | Устройство дл преобразовани последовательного кода в параллельный | |
SU1137475A1 (ru) | Устройство дл вывода информации | |
SU1177926A1 (ru) | Устройство коммутации | |
SU1689953A1 (ru) | Устройство дл резервировани генератора | |
RU1826122C (ru) | Цифровой частотно-фазовый дискриминатор | |
RU1775874C (ru) | Приемник многочастотных сигналов |