SU1683181A1 - Цифровой приемник дельта-модулированных сигналов многочастотных кодов - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение достоверности приема путем устранени  ложных срабатываний. Цифровой приемник дельта- модулированных сигналов многочастотных кодов содержит блок 1 синхронизации, четыре оперативных запоминающих устройства 2,3,4 и 5, посто нное запоминающее устройство 6, реверсивный и двоичный счетчики 7 и 8, дешифратор 9, блок 10 стро- бировани , элемент ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, блок 13 объединени , блок 14 сравнени , счетчик 15 числа срабатывани , регистр 16, анализатор 17 числа срабатываний и блок 18 фиксации результата . Цель достигаетс  последовательным перебором пороговых значений, начина  от минимального, соответствующего нижней границе рабочего диапазона уровней, с последующим сравнением пороговых значений с предварительно запомненными результатами согласованной фильтрации в каждом частотном канале в предыдущем цикле обработки. 4 ил СГ с

Description

о

00

00

Ј

со

А

Изобретение относитс  к электросв зи и может быть использовано в системах передачи сигналов многочастотными кодами 2 из б (2 из 0).

Цель изобретени  -- повышение достоверности приема путем устранени  ложных срабатываний.

На фиг.1 приведена структурна  электрическа  схема предложенного приемника; на фиг.2 -- структурна  электрическа  схема анализатора числа срабатываний; на фиг.З и 4 - представлены диаграммы работы приемника .

Цифровой приемник дельта-модул и DO- ванных сигналов многочастотных кодов содержит блок 1 синхронизации, первые, второе третье и четвертое оперативные запоминающие устройства ОЗУ 2,3,Л и 5, посто нное запоминающее устройство ПЗУ б, рзверсизный счетчик 7, лвомчн jfl счетчик О, дешифратор 9, блок 10 стробировани , элемент ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, блок, 13 объединени , блок 14 сравнени , счетчик 15 числа срабатываний, регистр 16, анализатор 17 числа срабатываний и блок 18 фиксации результата.

Анализатор числа срабатываний содержит первый и второй инверторы 19 и 20, элемент И 21 и Д-триггер 22.

Приемник работает следующим образом .

Сигналы многочастотного кода 2 из 6 (2 из 8), преобразованные в цифровую форму на базе дельта-модул ции с инерционным компанированием (адаптивной дельта-модул ции АДМ) поступают параллельно,на информационные входы первого и второго ОЗУ 2 и 3. Длительность одного символа х(пТ) АДМ - сигнала (фиг.35) равна периоду T-f 10 соответствующей тактовой частоты f0 (fo показана на фиг.За). Сигналы x(nT), f о (фиг.За.б) показаны в увеличенном масштабе .

Обработка последовательности х(пТ) ведетс  циклами, по N символов в каждом цикле (например, можно прин ть N-512, что при кГц соответствует длительности Тц одного цикла обработки 1 б мс). Дл  обеспечени  работы в реальном масштабе времен  ОЗУ 2,3 работают 53 противофазе - если в 1-м цикле Тц запись текущей информации производитс  в ОЗУ 2, то в этом же цикле из ОЗУ 3 производитс  считывание информации, накопленной в нем в (1-1)- -м цикле и наоборот. Такой режим обеспечиваетс  подачей не ОЗУ 2,3 соответствующих сигналов от второй и третьей групп адресных выходов блока 1 синхронизации (его структура будет рассмотрена позднее). Дл  примера на фиг.З в,г показаны наиболее

высокочастотные адресные сигналы дл  ОЗУ 2,3 - А12 (фиг.З г.) и Ai3 (фиг.Зе) соответственно , и наиболее низкочастотные - АК2 (фиг.Зв) и АкЗ (фиг.Зд), а также сигнал (W/R)2 (фиг.Зж)управлени  режимом записи - считывани  дл  ОЗУ 2 (0 - запись, 1 - считывание).

В рассмотренном варианте предусмотрена обработка потока х(пТ) в восьми частотных каналах. При этом за врем  одного 1-го цикла Тц обработки из ОЗУ 2 (или ОЗУ 3) 16 раз подр д производитс  считывание бит сигнала х(пТ), поступивших на

вход устройства в предыдущем (1-1)-м цикле. Структура сигналов на выходе ОЗУ 2,3 показана на фиг.3з,и. Прием одной частотной составл ющей производитс  за врем  (1/8) Тц, за это врем  указанные бит считываютс 

из соответствующего ОЗУ 2 или 3 раза подр д и поступают на согласованный фильтр (коррел тор), построенный на ПЗУ 6, элементе 12 ИСКЛЮЧАЮЩЕЕ ИЛИ, двоичном 8 и реверсивном 7 счетчике и дешифраторе

9. Работа коррел ционного фильтра при приеме одной частотной составл ющей заключаетс  в вычислении величины

N -1 3(5 Fi l2 x(nT)(2jrflnT)l +

n 0

N -1

+I2 x(nT)slgn(cos(2rcflnT)i (1)

где FI - результат обработки в f-м частотном канале. В равенстве (1) подразумеваетс , что величины х (пТ), sign (.) (знак числа) принимают значение ± I. На практике отрицательные значени  отображаютс   огиче- ским нулем и равенство (1) приводитс  к виду

45

Fi l 2 x(nTXjjSi(nT)(nT)g)

©S,(nT)}l-H21{(rtT)(i)

50

@Ci(nT)(nT)©Ci(nT)}l (2)

где f - операци  ИСКЛЮЧАЮЩЕЕ ИЛИ (реализуетс  на элементе 12), a Sf(nT), Cs(nT) - последовательности значений соответствующих знаковых функций в(1), в который отрицательные значени  отображаютс  логическим нулем. Далее равенство (2) приводитс  к виду

Fi 2 I N/2- Sci I + I N/2- Ceil (3) где

Sci 2 О Т )i (nTУ (4)

n 0

cci NE1 ( т} iЈ)Q (rnr} (5)

n 0

Значени  Si, Ci дл  каждой частоты fi хран тс  в ПЗУ 6. Ниже приводитс  пример размещени  информации в ПЗУ 6. При частоте дискретизации д ел ьта-мо дули ро ванного сигнала х(пТ)32 гКц и длительности цикла обработки 16 мс в каждом цикле обрабатываетс  N-512 бит сигнала х(пТ), и дл  каждой выдел емой частотной составл ющей fi в ПЗУ 6 должно в соответствии с выражением (1) хранитс  512x2 в однобитных весовых коэффициентов, соответствующих величинам sign sin ( 2 л fi nT) и sign cos (2 n fi nT).

При количестве выдел емых частот fi, равном, например, 8, требуемый обьем ПЗУ 6 равен таким образом 512x2x8 7 кБайт.

В приведенной таблице дано содержимое тех  чеек ПЗУ, в которых хран тс  весовые коэффициенты, обеспечивающие прием частот fi, fa (интервалы tg - tio и tn - 112 на фиг.Зн). Дл  остальных частот  чейки ПЗУ 6 заполн ютс  аналогичным образом. Нулевые и отрицательные значени  знаковых функций sign(.) задаютс , как уже отмечалось , логическими нул ми. В соответствии с вычислени ми по равенству (3) в начале каждого интервала (1/8) Тц (фиг.Зз), в котором производитс  прием одной частоты (например , пусть на интервале tg - tio (фиг.Зн)) производитс  прием частоты fi (в реверсивный счетчик 7 записываетс  число N, а двоичный счетчик 8 обнул етс . Сигналы Уз, Uj разрешающие обнуление и установку и формируемые в блоке 1 синхронизации, показаны на фиг.З к;л, соответственно. На элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12 в первой половине интервала tg - tio из ПЗУ 6 считываютс  значени  Si(nT), а во второй Ci(nT), и в течение каждой половины указанного интервала считываютс  N значений сигнала х(пТ), накопленные за предыдущий цикл Тц,

В каждом такте работы счетчиков 7,8 разрешаетс  лишь в том случае, если выходной сигнал элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 равен нулю, то есть когда значени  х(пТ) и S i (nT)/ или Ci (nT)/ одинаковы. При это-M в начале первой половины интервала из ПЗУ 6 считываютс  значени  Si (nT), a реверсивный счетчик 7 работает на вычитание тактовых импульсов, что продолжаетс 

до тех пор, пока на выходе двоичного счетчика 8 не по витс  число N/2, после чего сработает дешифратор 9 и направление счета мен етс  на пр мое. В начале второй 5 половины интервала tg - tio двоичный счетчик 8 снова обнул етс  сигналом Уз (фиг.Зк) и реверсивный счетчик 7 снова начинает работать на вычитание до тех пор, пока на выходе двоичного счетчика 8 не накопитс  10 число IS1/2, после чего направление счета мен етс  на пр мое. Такой алгоритм работы обеспечивает формирование на выходе реверсивного счетчика 7 к концу интервала tg - tio величины FJ /2, где Fi определ етс 

5 равенством (3) (при ).

Результат обработки на интервале tg - Но фиксируетс  в блоке 10 стробировани , на который подаетс  сигнал U4 (фиг.Зм) от блока 1 синхронизации, стробированиеосу0 ществл етс  передним фронтом этого сигнала . Очевидно что дл  того, чтобы избежать сбоев импульсы Ui (фиг.Зл) разрешени  установки реверсивного счетчика 7 должны быть слегка задержаны относительно пере5 дних фронтов сигнала Щ (фиг.Зм). Таким образом, результат обработки на частоте fi, проведенный на интервале tg - tio. присутствует на выходе блока 10 стробировани  в течение следующего интервала tio - tn

0 (фиг.Зн). Аналогично производитс  обработка отрезка сигнала х (пТ) и в других частотных каналах с той разницей, что на интервале tio - tit из ПЗУ 6 считываютс  весовые коэффициенты SafnT), C2(nT) дл 

5 следующей частоты f2, на интервале tn - ti2 дл  частоты f 3 т.д. Все результаты обработки за один цикл Тц по всем частотам записываютс  в одно из ОЗУ 4 и 5, которые также, как и ОЗУ 2,3 работают в противофа0 зе - если в i-м цикле осуществл етс  запись в ОЗУ 4, то из ОЗУ 5 производитс  считывание , и наоборот.

Выходные сигналы ОЗУ 2,3 поступают на блок 13 объединени , с выхода которого

5 информаци  теперь считываетс  непрерывно в каждом цикле, либо из ОЗУ 4 либо из ОЗУ 5 (дл  ОЗУ 2,3 аналогичную функцию выполн л элемент ИЛИ 11). Считывание производитс  с существенно более высокой

0 частотой, чем запись. За врем  (фиг.4а), равное длительности одного символа сигнала х(пТ) на входе устройства, через блок 13 объединени  от одного из ОЗУ 4 и 5 последовательно считываютс  результаты

5 обработки (Ui3, фиг.4б) на всех частотах, то же повтор етс  и в следующих интервалах , таким образом в течение одного цикла Тц результаты обработки на всех частотах в предыдущем цикле Тц считываютс  раз подр д. Наиболее высокочастотный адресный сигнал, подаваемый на то из ОЗУ 4 и 5, из которого в данном цикле производитс  считывание, показан на фиг.4в (сигнал частоты 4fo). В каждом интервале f o (фиг.4а) в течение одного цикла Тц от шестой группы адресных выходов блока 1 синхронизации на блок 14 сравнени  поступают двоичные числа, соответствующие определенным значени м порогов Pi срабатывани , с нарастанием от минимальных значений в начале цикла Тц к максимальным значени м в конце цикла, которые сравниваютс  в блоке 14 с результатами фильтрации на различных частотах (Uia, фиг.4б), поступающим в каждом интервале fо 1 с выхода блока 13 объединени . В результате сравнени  формируютс  однобитные значени  (0 или 1), говор щие о наличии или отсутствии срабатывани  в каком-либо частотном канале при данном значении порога Р. Подсчет числа срабатываний на каждом временном интервале fo (фиг.4а) производитс  счетчиком 15, обнул емым в начале каждого интервала fo короткими импульсами. Us (фиг.4д), поступающими с п того тактового выхода блока 1 синхронизации , Счет производитс  по передним фронтам сигнала 1)б (фиг,4е), подаваемого на тактовый вход счетчика 15 числа срабатываний от шестого тактового выхода блока 1 синхронизации, и происходит лишь в тех случа х, когда на его вход разрешени  счета подаетс  высокий уровень сигнала с выхода блока 14 сравнени  в текуа м интервале

At 1/8 fo 1 (фиг,4г). Также передними фронтами сигнала Ue (фиг,4е) выходна  информаци  блока 14 сравнени  на каждом интервале f0 (фиг.4а) последовательно вписываетс  в регистр 16, на выходе которого к концу каждого интервала fo (фиг,4а) будет s параллельном позиционном коде по вл тьс  информаци  о количестве и номере частотных каналов, в которых произошло срабатывание (прием частоты) при текущем значении порога. Выходной сигнал счетчика 15 числа срабатываний поступает на информационный вход анализатора 17 числа срабатываний, тактируемым сигналом U (фиг.4ж) подаетс  с седьмого выхода блока 1 синхронизации. К концу интервала (фиг,4а) единица по витс  нз выходе элемента 21 И только в том случае, если на вход анализатора 17 поступает число 2 (010 в двоичной форме), и только в этом случае сработа ет Д-триггер 22, например, ка интервале Ti количество срабатываний (сигнал DM, фиг.4г) равн лось трем на частотах f 1, f 4, s), поэтому к моменту ti стробирова- ни  число на выходе счетчика 15 равн етс 

трем (001), на выходе элемента И 21 нулевой сигнал и Д-триггер 22 остаетс  в нулевом состо нии. На интервале Т2 (фиг.4е) на блок 14 сравнени  от шестой группы выходов

блока 1 синхронизации поступает новое значение порога Р, большее, чем на интервале Ti, и срабатывание на частоте, имевшей наиболее низкий уровень изтрех(1 i,f 4,fs), устран етс . В результате к моменту t2

0 (фмг.4ж) на выходе счетчика 15 срабатываний присутствует число 2 (010) и Д-триггер 22 устанавливаетс  в единичное состо ние. К этому же моменту информаци  о номерах двух сработавших частот (f 1, fa) в виде пози5 цмонного кода присутствует на выходе регистра 16, откуда она переписываетс  в блок 18 фиксации результата передним фронтом выходного сигнала .4з) анализатора 17 числа срабатываний, где и удерживаетс 

0 до окончани  текущего цикла обработки Тц. В начале каждого последующего цикла Тц блок 18 фиксации результата обнул етс  коротким импульсом с восьмого тактового выхода блока 1 синхронизации. Таким

Claims (1)

1. 5 образом в каждом цикле обработки Тц на выходе устройства (на выходе блока 18 фиксации результата) по вл етс  информаци  о срабатывании на двух частотных составл ющих входного сигнала, имеющих наиболь0 шие уровни по сравнению с другими. Формула изобретени  Цифровой приемник дельта-модулиро- ванных сигналов многочастотных кодов, содержащий блок синхронизации, втора  и

   5 треть  группы адресных выходов которого соединены с адресными входами соответственно первого и второго оперативных запоминающих устройств, выходы которых подключены через элементы ИЛИ к первому

   0 входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу посто нного запоминающего устройства, вход которого соединен с первой группой адрес- гшх выходов блока синхронизации, первый

   5 тактовый выход которого соединен s входом начальной установки реверсивного счьтчи- ка, вход разрешени  счета которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к выходу разрешени  счета двоично0 го счетчика, вход установки нул  которого подключен к третьему тактовому выходу блока синхронизации, второй тактовый выход которого соединен с тактовым входом даоичного счетчика и с тактовым входом ре5 версивного счетчика, вход направлени  счета которого подключен к аыходу дешифратора, входы которого подключены к соответствующим выходам двоичного счетчика, при этом информационные входы первого и второго оперативных запоминающих устройств объединены и  вл ютс  входом приемника , отличающийс  тем, что, с целью повышени  достоверности приема путем устранени  ложных срабатываний, в него введены третье и четвертое оператив- ные запоминающие устройства, блок объединени , блок сравнени , счетчик числа срабатываний, анализатор числа срабатываний , регистр, блок фиксации результата и блок стробировани , выходы которого сое- динены с попарно объединенными информационными входами третьего и четвертого оперативных запоминающих устройств, выходы которых попарно объединены и подключены ко входам блока обьединени , выходы которого подключены к информационным входам блока сравнени , выход которого соединен со входом разрешени  счета счетчика числа срабатываний и информационным входом регистра, выходы кото- рого соединены с информационными входами блока фиксации результата, первый тактовый вход которого подключен к восьмому тактовому выходу блока синхронизации , п тый тактовый выход которого соединен со входом установки нул  счетчика числа срабатываний, выходы которого подключены к информационному входу анализатора числа срабатываний, тактовый вход которого подключен к седьмому тактовому выходу блока синхронизации, шестой тактовый выход которого соединен с тактовым входом счетчика числа срабатываний и с тактовым входом регистра,четверта , п та  и шеста  группы адресных выходов блока синхронизации соединены с адресными входами соответственно третьего оперативного запоминающего устройства, четвертого оперативного запоминающего устройства и блока сравнени , четвертый тактовый выход . блока синхронизации соединен с тактовым входом блока стробировани , информационные входы которого подключены к .с;..... реверсивного счетчика, при этом выход анализатора числа срабатываний соединен со вторым тактовым входом блока фиксации результата , выходы которого  вл ютс  выходами приемника.

   О О

   О

   О

   о о

   о о

   1 о о

   1

   о о

   j-.

   Фиг.2