SU801308A1 - Устройство дл регенерации синхроим-пульСОВ пОлЕй - Google Patents

Description

(54) УСТРОЙСТВО РЕГЕНЕРАЦИИ СИНХРОИМПУЛЬСОВ

ПОЛЕЙ

1

Изобретение относитс  к радио , технике и может использоватьс  в приемниках совмещенного телевизион ного сигнала и синхрогенераторах.

Известно устройство регенерации синхроимпульсов полей, состо щее из последовательно соединенных селектора кадровых синхроимпульсов, блока фазировани , счетчика и формировател  импульсов l| .

Однако известное устройство недостаточно помехоустойчиво, так как не имеетсредств защиты от по влени  ложных и искаж1енных импульсов. Цель изобретени  - повышение помехоустойчивости путем устранени  ложных и искаженных импульсов в режиме быстрого фазировани .

Указанна  цель достигаетс  тем, что в устройство введен анализатор синхронизма, содержащий коммутатор, нецнвертирующий и инвертирующий элементы пам ти, триггер задержки н бло совпадени , при этом первый сравнивающий вход коммутатора подключен к выходу селектора кадровых синхроимпульсов , второй сравнивающий вход - к выходу формировател  импульсов , первый и второй выходы коммутатора подключены, соответственно

к информационным входам неинвертирующего и инвертирующего элементов пам ти, выходы которых, а также, выход триггера задержки подключены ко входам блока совпадени , выходом соединенного ,с информационным входом триггера задержки, причем обнул ющие входы каждого элемента пам ти и тактовый вход триггера задержки подклю0 чены к тактовому выходу формировател  импульсов, выход инвертирующего .элемента пам ти подключен к запрещающему входу формировател  импульсов , а выход триггера задержки под5 соединен к запрещающему входу блока фазировани  и к разрешающему входу формировател  импульсов.

, На чертеже представлена структур0 на  электрическа  схема предлагаемого устройства.

Устройство регенерации синхроимпульсов полей содержит селектор 1 кадровых синхроимпульсов, блок 2 фа5 зировани , счетчик 3, формирователь 4 импульсов г анализатор 5 синхронизма , содержащйй коммутатор 6, неинвертирующий и инвертирующий элементы 7 и В пам ти, блок 9 совпадени  и

Claims (2)

1. а триггер 10 задержки. Устройство работает следующим образом . Действующий на выходе селектора 1 импульс установки, соответствующий моменту по влени  кадрового синхроимпульса входного телевизионного сиг нала , поступает на первый сравнивающий вход а ализатора 5 и вход 2. Ври наличии нулевого сигнала на запрещающем входе блока 2 импульс установки фиксирует такое состо ние счетчика 3, при котором импульс, вырабатываемый формирователем 4 на втором сравнивающем входе анализатора 5,-занимает ту же временную позицию в цикле работы счетчика 3, что и импульс установки. Таким образом, достигаетс  быстрое совпадениепо фазе между входным телевизионным сигналом и регенерированными импульсагли частоты полей, которые вырабаты ваютс  формирователем 4. Формирователь 4 нар ду с обычными входами, которые подключены к разр дам счетчика 3, имеет дополнитель ный разрешающий вход. При подаче на этот вход нулевого сигнала запрещаетс  формирование импульсов частоты полей на соответствующих выходах формировател  4, На тактовом выходе формировател  4, соединенном с такто вым входом анализатора 5, импульс, соответствующий началу цикла работы счетчика 3, вырабатываетс  независиМО от состо ни  сигнала на разрешающем входе формировател  4. Этот импульс  вл етс  тактовым дл  анализатора 5, и только при по влении его происходит изменение сигнала на запрещающем входе блока 2 и разрешающем входе формировател  4. Таким образом достигаетс  согласованное изменение сигнала на всех входах формировател  4, что исключа ет возможность возникновени  какихлибо ложных импульсов в момент изме нени  сигнала на разрешающем входе. При этом в калодом цикле работы счет чика 3, о ватывающем интервал време ни между двум  соседними тактовыми импульсами, имеютс  только две возможности , соответствующие определен ному уровню сигнала На разрешающем входе формировател  4 и соединенном с ним запрещающем входе блока
2. 2. Если в Данном -цикле работы счетчика 3 этот сигнал имеет единичный уровень , то блок 2 блокируетс , импульсы установки не поступают на счетчик 3 и возможность по влени  ложны и искаженных импульсов из-за наруше ни  последовательности переключени  разр дов счетчика 3 исключаетс  Если же сигнал на разрешающем входе формировател  4 имеет нулевой уровень , то происходит перефазировка счетчика 3, однако ложные и искажен-, ные импульсы, которые могут позникнуть вследствие нарушени  последовательности срабатывани  разр дов счетчика 3, устран ютс  благодар  действию на разрешающем входе формировател  4 нулевого сигнала, который блокирует соответствующие выходы формировател  4. В первом из. рассматриваемых случаев устройство работает в режиме формировани , а во втором - в режиме фазировани . Перевод устройства из одного режима в другой производитс  анализатором 5, который в каждом цикле работы счетчика 3 оценивает временное положение импульсов установки . G этой целью в каждом цикле с помощью коммутатора б производитс  распределение импульсов установки селектора 1 на неинвертйрующий и инвертирующий элементы 7 и 8 пам ти, причем если импульс установки совпадает по времени с импульсом на втором сравнивающем входе анализатора 5, то он попадает на инвертирующий элемент 8 пам ти, если же такого совпадени  нет, то импульс установки подаетс  на неинвертирующий элемент 7 пам ти. Формула изобретени  Устройство регенерации синхроимпульсов полей, состо щее из последовательно соединенных селектора кадровых синхроимпульсов, блока фазировани , счетчика и формировател  импульсов , отличающеес  тем, что, с целью повышени  помехоустойчивости путем устранени  ложных и искаженных импульсов в режиме быстрого фазировани , в него введен анализатор синхронизма, содержащий коммутатор, неинвертирующий и инвертирующий элементы пам ти, задержки и блок совпадени , при этом первый сравнивающий вход коммутатора подключен к выходу селектора кадровых синхроимпульсов, второй сравнивающий вход - к выходу формировател  импульсов, первый и второй выходы коммутатора подключены , соответственно, к информационным входам неинвертирующего и инвертирующего элементов пам ти, выходы которых, а также выход триггера задержки подключены ко входам блока совпадени , выходом соединенного с информационным входом триггера задержки , причем обнул ющие входы каждого элемента пам ти и тактовый вход триггера задержки подключены к тактовому .вцходу формировател  импульсов, выход инвертирующего эле .мента пам ти подключен к запрещающему входу формировател  импульсов.

   а выход триггера задержки подсоединен к запрещающему входу блока фазировани  и к разрешающему входу формировател  импульсов.

   Источники информации, прин тые во внимание при экспертизе 1. Патент Японии 51-13373, кл. 97/5/ С 23 Н 04 N 5/04.