SU508921A1

SU508921A1 - Устройство дл получени разностнойчастоты двух импульсных последователь-ностей

Info

Publication number: SU508921A1
Application number: SU2038773A
Authority: SU
Inventors: Евгений Александрович Евсеев; Анатолий Сергеевич Карлюка; Александр Николаевич Горбунов; Василий Иванович Косоголов
Original assignee: Предприятие П/Я М-5156
Priority date: 1974-06-26
Filing date: 1974-06-26
Publication date: 1976-03-30

Description

го триггер 12 блока запрета 11, к первому входу которого через элемент ИЛИ 13 блока запрета 11 подключен выход элемента И 9, а ко второму входу через элемент ИЛИ 14 блока запрета 11 -выход элемента И 10. Вторые входы элементов И 9 и 10 блока запрета 11 соединены с выходами формирователей 2 второго канала и 1 первого канала, соответственно .

Вторые входы триггеров пам ти 5, 6 соединены с выходами дополнительных элементов ИЛИ 15, 16, первые входы которых подключены к выходам элементов совпадени 17, 18 первого и второго каналов, а вторые их входы- к выходам элементов И 19 и 20 первого и второго каналов. Первые выходы триггеров пам ти 5, 6 соединены непосредственно с первыми входами элементов И 21, 22 блока заноминани 23, содержащего триггер 24 блока запоминани 23, первый вход которого подключен к выходу элемента И 22, а второй- к выходу элемента И 21, а через инверторы 25, 26 1первые выходы триггеров пам ти 5, 6 первого и второго .канала соединены с первыми входами элементов И 19 первого и 20 второго каналов и первыми входами элементов совладени 17, 18.

Вторые выходы триггеров пам ти 5, 6 первого и второго каналов соединены с первыми входами дополнительных триггеров 27, 28, выходы которых подключены к третьим входам элементов И 19, 20 первого и второго каналов и вторым входам элементов И 21, 22 блока запоминани 23. Первый и второй выходы триггера 12 блока запрета И соединены со вторыми входами элементов совпадени 17 и 18 первого и второго каналов, соответственно. Выходы элементов совпадени 18 и 17 подключены , соответственно, через дополнительные инверторы 29 и 30 к третьим входам элементов И 21 и 22 блока запоминани 23, выходы которых соединены с вторыми входами элементов ИЛИ 13 и 14, соответственно, блока запрета 11.

Первый выход триггера 24 блока запоминани 23 подключен к второму входу дополнительного триггера 27, третьему входу элемента совпадени 17, третьему входу элемента И 10 блока запрета 11 и второму входу элсме1гта И 20 второго канала, а второй выход - к второму входу дополнительного триггера 28, третьему входу элемента совпадени 18, третьему входу элемента И 9 блока запрета 11 и второму входу элемента И 19 первого канала. Устройство дл получени разностной частоты двух импульсных последовательностей работает следующим образом.

В исходном состо нии триггеры пам ти 5, 6 и дополнительные триггеры 27, 28 наход тс в нулевом состо нии, на первом выходе триггера 12 блока запрета 11 и втором выходе триггера 24 блока запоминани 21 имеетс разрешающий потенциал, а на втором выходе триггера 12 блока запрета 11 и первом выходе триггера 24 блока запоминани 21 -

запрещающий потенциал. На третьих входах элементов И 21, 22 имеетс разрещающий потенциал , подаваемый с выходов дополнительных инверторов 29, 30.

5 При поступлении от первого источника входного сигнала на клемму 3 первого канала сигнала формирователь 1 выдает импульс положительной пол рности, под воздействием которого элементы схемы измен ют свои состо 10 ни . Эти изменени происход т таким образом , что по окончании импульса формировател 1 (по заднему фронту этого импульса) триггер пам ти 5 устанавливаетс в исходное (нулевое) состо ние, а другие элементы уст15 ройства устанавливаютс в следующие состо ни : на втором входе элемента И 20, первом входе элемента И 10 и третьем входе элемента совпадени 17 первого канала имеетс разрещающий потенциал, подаваемый с первого 0 выхода триггера 24, а на втором входе элемента И 19, первом входе элемента И 9 и втором входе элемента совпадени 18 второго канала имеетс запрещающий потенциал, подаваемый со второго выхода триггера 24. С первого вы5 хода триггера 12 подаетс запрещающий потенциал на второй вход элемента совпадени 17, а со второго выхода триггера 12 подаетс разрешающий потенциал на второй вход элемента совпадени 18.

0 При поступлении импульса от второго источника входного сигнала на клемму 4 второго канала формирователь 2 выдает положительный импульс, под воздействием которого элементы схемы соответствующим образом измен ют свои состо ни . По окончании импульса формировател 2 (по заднему фронту этого импульса) триггер пам ти 6 переходит В исходное состо ние и схема устанавливаетс в следующее состо ние: на втором входе элемента И 19, первом входе элемента И 9 и третьем входе элемента совпадени 18 имеетс разрешающий потенциал, подаваемый со второго выхода триггера 24, а на втором входе элемента И 20, первом входе элемента И 10 5 и третьем входе элемента совпадени 17 первого канала имеетс запре цающий , подаваемый с первого выхода триггера 24. Со второго выхода триггера 12 подаетс запрещаюн|ий потенцнал на второй вход элемента сов0 падс1 и 18, а с первого выхода триггера 12 подаетс разрешаюни-1Й потенциал на второй вход элемента совпадени 17.

С приходом второго сигнала на входную клемму 4 второго канала от второго источника 5 входного сигнала формирователь 2 выдает еще один положительный импульс, под воздействием которого элементы схемы срабатывают таким образом, что на выходе элемента совпадени 18 по вл етс импульс, равный по дли0 тельности импульсу формировател 2. С приходом каждого следующего сигнала на вход второго канала - клемму 4 второго источника входного сигнала (при отсутствии сигналов на входе первого канала - клемме 3 перво5 го источника входного сигнала) на выходе элемента совпадени 18 соответственно будут по вл тьс импульсы, равные по длительности импульсам формировател 2.

При поступлении на клеммы 3 и 4 источников входных сигналов первого и второго каналов двух импульсных последовательностей с разными частотами на выходе соответствую .щего элемента совпадени 18 или 17 по вл ютс импульсы разностной частоты. А именно , если частота импульсной последовательности , поступающей на клемму 3 источника входного сигнала первого канала, больше частоты импульсной последовательности, поступающей на клемму 4 источника входного сигнала второго канала, то импульсы разностной частоты будут по вл тьс на выходе элемента совпадени 17 первого канала, а в противоположном случае - на выходе элемента совпадени 18 второго канала.

При близких частотах импульсных последовательностей , поступающих на клеммы 3, 4 источников входных сигналов первого и второго каналов, происходит частичное или полное перекрытие импульсов, формируемых формировател ми 1 и 2. При частичном перекрытии последних и, если импульс формировател 1 опережает импульс формировател 2, по окончании импульса формировател 1 схема устанавливаетс в состо ние, соответствующее прохождению импульса по первому каналу, а по окончании импульса формировател 2 - в состо ние, соответствующее прохождению импульса по второму каналу. У налогично срабатывает схема и в случае, когда импульс формировател 1 отстает от импульса формировател 2 при частичном перекрытии формируемых ими импульсов.

При выдаче формировател ми 1 и 2 импульсов- , полностью перекрывающихс во времени, то есть когда отстаюн1ий импульс (передний фронт начинаетс позже) зака 1чиваетс раньше опережающего импульса (передний фронт начинаетс раньше) аюсле окончани импульса формировател , выдавшего опережающий имПульс, произойдет установка схемы в состо ние, соответствующее прошедшему отстающему Имлульсу.

Claims

Формула изобретени

Устройство дл иолуче.;и разностной частоты двух импульсных последовательностей, имеющее два канала, каждый из которых содержит формирователь, вход которого подключен к источнику входного сигнала, а выход - через элементы И и ИЛИ к одному входу триггера блока запрета, и через инвертор, другие элементы И и ИЛИ - ко второму входу триггера блока запрета и ко входу триггера пам ти, выход которого соединен со входом элемента И блока запоминани , выход которого подсоединен ко входу триггера блока запоминани и к другому входу элемента

ИЛИ блока запрета, а через инвертор соединен со входом элемента совпадени , другой вход которого подключен к выходу триггера блока запрета, и со входом элемента И канала , отличающеес тем, что, с целью повышени разрешающей способности и расширени частотного диапазона работы, в каждый канал введены элемент ИЛИ, дополнительный инвертор и дополнительный триггер, один вход которого подключен к второму выходу

триггера пам ти, другой вход соединен с выходом триггера блока запоминани , третьим входом элемента совпадени , третьим входом элемента И блока запрета и вторым входом элемента И другого канала, а выход соедииен со вторым входом элемента И блока запоминани и третьим входом элемента И канала, выход которого подключеи ко входу упом нутого дополнительного элемента ИЛИ, выход которого соединен со

вторым входом триггера пам ти, а другой вход подключен к выходу элемента совпадени и ко входу упом нутого дополнительного инвертора , выход которого подключен к третьему входу элемента И блока запоминани .

, t iv ,

.I)M .

508Q2i

чз