KR100666126B1 - 샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로 - Google Patents

샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로 Download PDF

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Abstract

본 발명은 디지털 통신 시스템의 타이밍 복원 회로에 사용되는 샘플/심볼 공유 상관기로서, 보간(interpolation)된 신호 또는 등화(equalization)된 신호를 선택적으로 인가하는 경로 선택부와, 미리 알려진 PN(pseudo noise) 시퀀스를 입력받아 상기 경로 선택부에서 인가되는 신호에 따라서 보간된 신호와 샘플 단위로 상관값을 구하거나 또는 등화된 신호와 칩 단위로 상관값을 구하는 샘플/칩 공유 상관부를 포함하는 샘플/심볼 공유 상관기에 관한 것이다.
본 발명에 따르면, 일반적인 디지털 통신 시스템에서 수신 신호의 심볼 타이밍을 복원시 PN 시퀀스를 이용하여 상관값들을 구하고 이중 가장 그 크기가 큰 것을 택하여 디지털 심볼 타이밍 복원 회로에 전달함으로써 신속한 심볼 트래킹이 가능하여 타이밍 복원 정확도를 높일 수 있으며 또한 상관값을 구하는 회로를 샘플 레이트 뿐만 아니라 칩(심볼) 레이트로도 동작이 가능하여 프레임 디리미터를 검출하도록 구성함으로써 정확한 프레임 동기를 수행할 수 있다.
타이밍 복원, 샘플/심볼 공유 상관기, 심볼 타이밍, 거친 동기화, 미세 동기화, 프레임 동기, PN 코드 생성기, 최대 상관값 선택, 경로 선택부, 심볼 트래킹, 프레임 디리미터

Description

샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로{SAMPLE/SYMBOL SHARED CORRELATOR AND TIMING RECOVERY CIRCUIT USING THE SAME}
도 1은 종래의 디지털 통신 시스템에서의 디지털 심볼 복원을 위한 패킷 구성과 상관 특성을 나타내는 도면.
도 2는 종래 기술에 따른 심볼 타이밍 복원 회로의 예시적인 구성도.
도 3은 온-타임 샘플과 하프-타임 샘플을 나타내는 도면.
도 4는 본 발명에 따른 샘플/심볼 공유 상관기의 예시적인 구성도.
도 5는 본 발명에 따른 샘플/심볼 공유 상관기의 샘플/칩 공유 상관부의 예시적인 구성도.
<도면의 주요부분에 대한 부호의 설명>
110: 샘플러 120: 정합 필터
130: 보간기 140: 온-하프 타임 샘플 생성기
145: 지연기 150: 타이밍 에러 검출기
155: 루프 필터 160: 타이밍 처리기
170: 등화기 210: 경로 선택부
220: PN 시퀀스 생성부 230: 샘플/칩 공유 상관부
240: 최대 상관값 선택부
본 발명은 샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로에 관한 것으로, 더욱 구체적으로는 일반적인 디지털 통신 시스템에서 수신 신호의 심볼 타이밍을 복원시 PN 시퀀스를 이용하여 상관값들을 구하고 이중 가장 그 크기가 큰 것을 택하여 디지털 심볼 타이밍 복원 회로에 전달함으로써 신속한 심볼 트래킹이 가능하여 타이밍 복원 정확도를 높일 수 있으며 또한 상관값을 구하는 회로를 샘플 레이트 뿐만 아니라 칩(심볼) 레이트로도 동작이 가능하여 프레임 디리미터를 검출하도록 구성함으로써 정확한 프레임 동기를 수행하는 샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로에 관한 것이다.
디지털 통신 시스템에서 수신측에서 수신된 데이터를 복원하기 위해서는 송신시에 사용된 것과 같은 클럭을 생성하여야 한다. 이 역할을 수행하는 부분이 심벌 타이밍 복원 회로이다.
도 1은 종래의 디지털 통신 시스템에서의 디지털 심볼 복원을 위한 패킷 구성과 상관 특성을 나타내는 도면이다.
도 1의 (a)에 도시되듯이 디지털 통신 시스템에서 패킷은 프리앰블(preamble)과, 페이로드(payload)로 구성된다. 프리앰블은 보통 PN(Pseudo Noise) 시퀀스(sequence)를 반복적으로 사용한다.
PN 시퀀스의 상관(correlation) 특성은 예컨대 도 1의 (b)와 같다. 도 1의 (b)에서 Tc는 칩 구간(chip duration)이며, tau는 시간 차이(time difference), Rc(tau)는 자기상관(autocorrelation), N은 PN 코드의 주기를 의미한다. 여기서 임계값은 대략 최대 상관값의 2/3 정도로 정의될 수 있다. 대부분의 경우 도시되듯이 상관값은 0 또는 1/N의 값을 가진다.
또한 CAZAC(constant amplitude and zero autocorrelation) 시퀀스와 같은 코드를 사용하는 경우에는 자기상관은 0이 될 수 있다.
프리앰블은 도 1의 (a)에 도시되듯이 디리미터(delimiter)를 포함할 수 있으며, 이 경우 디리미터를 검출함으로써 페이로드의 시작을 알 수 있다. 이러한 페이로드 시작 부분의 검출을 프레임 동기화(synchronization)이라고 한다.
프리앰블 부분에서는 DC 오프셋(offset) 제거(cancellation), 캐리어 복원, 주파수 오프셋 복원, 등화(equalization), 프레임 동기화 및 심볼 타이밍 복원이 수행된다. 이러한 기능이 모두 제대로 수행된 후, 페이로드가 수신되면 데이터 검출이 수행된다.
또한 도 1의 (c)는 임계값를 넘는 자기상관값이 한 PN 시퀀스 주기 내에 여러 개가 존재하는 경우이다. 즉 프리앰블 초기의 주파수 옵셋이나 위상 오류 등으로 인하여 자기상관값이 임계값을 넘는 경우가 여러 개 발생하는 경우이다.
이하 심볼 타이밍 복원을 중심으로 설명하면 다음과 같다.
도 2는 종래 기술에 따른 심볼 타이밍 복원 회로의 예시적인 구성도이다.
먼저 수신신호 r(t)를 수신한 후 샘플러(sampler, 110)에서는 샘플링 시간 구간(sampling time duration) Ts 마다 주기적으로 수신 신호 r(t)를 샘플링 한다. 이 경우 통상 2배의 오버샘플링(oversampling)을 수행하지만 그 이상의 배수로 오버샘플링도 가능하다.
이후 샘플링된 이산 신호는 정합 필터(matched filter, 120)에서 정합된다.
보간기(130)와, 온-하프 타임 샘플 생성기(140)에 의해서 거친 동기화(coarse synchronization)가 수행된다.
즉 정합된 신호는 보간기(interpolator, 130)에서 보간(interpolation)을 수행한다. 보간기(130)에서는 최초에 보간 파라미터 mu를 0으로 설정하여 보간을 수행하나 이후 심볼 트래킹이 충분히 수행되면 mu는 0에서 1 사이의 값으로 수렴된다.
보간기(130)의 출력은 온-하프 타임(On-Half Time) 샘플 생성기(140)에 입력시키면 온-타임-하프-타임 샘플 생성기는 도 3의 (a) 및 도 3의 (b)에 도시되듯이 온-타임(On-time) 샘플과 하프-타임(Half-time) 샘플이 동시에 출력된다.
도 3은 온-타임 샘플과 하프-타임 샘플을 나타내는 도면이다.
도시되듯이 온-타임 샘플은 심볼 타이밍 복원 과정에서 가정하는 칩(또는 심볼) 타이밍에 맞는 샘플이며, 하프-타임 샘플은 칩과 칩 사이의 중간 샘플을 의미한다.
온-타임 샘플은 지연기(Z-1, 145)를 이용하여, 얼리-온(early-on) 타임 샘플과 레이트-온(late-on)타임 샘플로 분리되며, 얼리-온 타임 샘플과 레이트-온 타임 샘플과 하프-타임 샘플을 사용하여 타이밍 에러(Error = (Early_on-Late_on)xHalf) 를 구하는 가드너(Gardener) 알고리즘을 이용한 타이밍 에러 검출기(150)에 입력된다.
이 경우 타이밍 에러가 없다면 도 1의 (b)에서와 같이 자기상관이 우함수이므로 에러값이 0이 되지만 타이밍이 앞서거나 또는 뒤쳐진 경우 + 또는 - 의 에러값을 가지게 된다. 이후 이 에러값을 루프 필터(155)를 사용하여 잡음의 영향을 최소화하고, 타이밍 처리기(160)에 입력시킨다.
타이밍 처리기(160)는 에러값에 따라서 샘플링 순간을 앞으로 이동시키거나 뒤로 이동시키며, 또한 보간기(130)의 계수를 변화시켜서 타이밍을 복원하도록 한다.
이러한 타이밍 처리기(160)에 의해서 미세 동기화(fine synchronization)가 수행된다.
한편 온-타임 샘플은 등화기(170)와 같은 신호 처리 블록으로 입력되며 이후 최종적인 데이터로 디코딩된다.
이러한 과정을 통하여 ISI(inter symbol interference)가 최소화되면서 타이밍이 복원된 신호를 얻게 된다.
그러나 이러한 종래의 심볼 타이밍 복원 방식은 다음과 같은 문제점이 있다. 즉 초기에 샘플링한 온-타임 샘플이 도 3의 (a)에서와 같이 연속된 두 심볼 사이의 정가운데에 위치한 샘플일 경우 타이밍 에러를 복원하기 위해서는 과도한 처리 시간이 필요하며 프리앰블의 길이도 매우 길어야 한다.
따라서 이러한 경우의 심볼 타이밍 복원 지연을 방지하여 심볼 트래킹을 위 한 시간과 프리앰블의 낭비를 방지하기 위한 방식에 대한 필요성이 커지고 있다.
본 발명의 목적은 일반적인 디지털 통신 시스템에서 수신 신호의 심볼 타이밍을 복원시 PN 시퀀스를 이용하여 상관값들을 구하고 이중 가장 그 크기가 큰 것을 택하여 디지털 심볼 타이밍 복원 회로에 전달함으로써 신속한 심볼 트래킹이 가능하여 타이밍 복원 정확도를 높일 수 있으며 또한 상관값을 구하는 회로를 샘플 레이트 뿐만 아니라 칩(심볼) 레이트로도 동작이 가능하여 프레임 디리미터를 검출하도록 구성함으로써 정확한 프레임 동기를 수행하는 샘플/심볼 공유 상관기를 제공하는 데 있다.
본 발명의 다른 목적은 상기 샘플/심볼 공유 상관기를 이용한 타이밍 복원 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 디지털 통신 시스템의 타이밍 복원 회로에 사용되는 샘플/심볼 공유 상관기로서, 보간(된 신호 또는 등화된 신호를 선택적으로 인가하는 경로 선택부와, 미리 알려진 PN(pseudo noise) 시퀀스를 입력받아 상기 경로 선택부에서 인가되는 신호에 따라서 보간된 신호와 샘플 단위로 상관값을 구하거나 또는 등화된 신호와 칩 단위로 상관값을 구하는 샘플/칩 공유 상관부를 포함하는 샘플/심볼 공유 상관기를 제공한다.
본 발명에 따른 샘플/심볼 공유 상관기에 있어서, 상기 샘플/칩 공유 상관부에 미리 알려진 PN 시퀀스를 입력하는 PN 시퀀스 생성부를 더 포함할 수 있다.
또한 본 발명에 따른 샘플/심볼 공유 상관기에 있어서, 상기 샘플/칩 공유 상관부의 상기 보간된 신호와의 샘플 단위로 구한 상관값 중에서 최대 상관값을 선택하여 상기 심볼 타이밍 복원 회로에 전송하거나 또는 상기 등화된 신호와의 칩 단위로 구한 상관값 중에서 최대 상관값을 선택하여 상기 샘플/칩 공유 상관부에 인가하는 최대 상관값 선택부를 더 포함할 수 있다.
또한 본 발명에 따른 샘플/심볼 공유 상관기에 있어서, 상기 경로 선택부는, 상기 심볼 타이밍 복원 회로의 거친 동기화(coarse synchronization)를 위해서 상기 보간된 신호를 상기 샘플/칩 공유 상관부에 인가하고, 상기 거친 동기화가 종료되면 프레임 동기화(frame synchronization)를 위해서 상기 등화된 신호를 상기 샘플/칩 공유 상관부에 인가할 수 있다.
또한 본 발명에 따른 샘플/심볼 공유 상관기에 있어서, 상기 샘플/칩 공유 상관부는 상기 프레임 동기화를 위해서 상기 최대 상관값 선택부로부터 인가되는 최대 상관값을 기초로 디리미터(delimiter)를 검출하여 디코딩 경로로 전송할 수 있다.
또한 본 발명은 디지털 통신 시스템의 타이밍 복원 회로로서, 본 발명에 따른 샘플/심볼 공유 상관기와, 상기 샘플/심볼 공유 상관기에 보간된 출력을 인가하는 보간기(interpolator)와, 상기 샘플/심볼 공유 상관기로부터 거친 동기화가 완료된 신호를 수신받아 온-타임(On-time) 샘플과 하프-타임(Half-time) 샘플을 생성하는 온-타임-하프-타임 샘플 생성기와, 상기 온-타임-하프-타임 샘플 생성기로부터 타이밍 에러를 검출하는 타이밍 에러 검출기와, 상기 타이밍 에러 검출기의 상 기 타이밍 에러를 기초로 상기 보간기의 보간 파라미터를 조절하여 미세 동기화를 수행하는 타이밍 프로세서와, 상기 온-타임 샘플을 기초로 등화를 수행하며 출력을 상기 샘플/심볼 공유 상관기에 인가하는 등화기를 포함하는 디지털 통신 시스템의 타이밍 복원 회로를 제공한다.
이하, 본 발명의 샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로를 첨부된 도면을 참조로 보다 구체적으로 설명한다.
도 4는 본 발명에 따른 샘플/심볼 공유 상관기의 예시적인 구성도이다.
도시되듯이 본 발명에 따른 샘플/심볼 공유 상관기는, 경로 선택부(210)와, 샘플/칩 공유 상관부(230)를 포함한다. 또한 본 발명에 따른 샘플/심볼 공유 상관기는 , PN 시퀀스 생성부(220)와, 최대 상관값 선택부(240)를 더 포함할 수 있다.
경로 선택부(210)는 도 2를 참조로 설명된 보간기(130)의 출력 또는 등화기(170)의 출력을 선택적으로 샘플/칩 공유 상관부(230)의 입력으로 연결한다.
즉 초기의 거친 동기화(Coarse Synchronization)를 위해서는 보간기(130)의 출력을 샘플/칩 공유 상관부(230)의 입력으로 연결한다.
이후 거친 동기화가 완료되면 경로 선택부(210)는 등화기(170) 출력을 샘플/칩 공유 상관부(230)의 입력으로 연결한다. 이 경우 등화기(170) 출력은 심볼 단위로 출력되므로 샘플/칩 공유 상관기 역시 심볼 단위로 동작한다.
PN 시퀀스 생성부(220)는 미리 지정된(known) PN 시퀀스를 생성하여 샘플 공유 상관부(230)의 입력에 연결한다.
샘플 공유 상관부(230)는 거친 동기화 및 이후의 프레임 동기화를 위한 상관 을 수행한다.
거친 동기화의 경우 전술하였듯이 패킷의 초반부는 도 1의 (a)에서와 같이 프리앰블로 구성되어 있으며, 이 프리앰블은 CAZAC 시퀀스와 같은 직교 부호가 반복적으로 위치한 신호이다. 이 신호에 대해서 샘플/칩 공유 상관부(230)는 샘플 단위로 계속적으로 상관을 수행하게 된다.
이러한 상관을 수행할 때, PN 시퀀스 생성부(220)에서 생성된 PN 코드 한 주기마다 도 1의 (b)에 도시되듯이 매우 큰 상관값이 검출된다.
이 상관값이 도 1의 (b)에서와 같이 미리 정해진 임계값을 넘어서는 타이밍을 온-타임 샘플로 정하고 이보다 하나 더 빠른 샘플을 더 빠른 샘플을 온-타임+Tc/2(On_Time+Tc/2) 샘플로, 이보다 하나 더 느린 샘플을 온-타임-Tc/2(On_Time-Tc/2) 샘플로 정한다. 이러한 방식으로 상관값이 미리 정해진 임계값을 넘어서는 타이밍을 찾으면 거친 동기화는 모두 완료한 것이 된다. 또는 정확도를 높이기 위해 미리 정해진 임계값을 연속적으로 여러 번 넘어서는 타이밍을 온-타임으로 정할 수도 있다.
그러나 도 1의 (c)의 경우와 같이 보통의 경우 프리앰블 초기에는 주파수 오프셋이나 위상 오류가 충분히 안정적으로 제거되지 않으며, 특히 오버샘플링, 예컨대 2배로 오버샘플링한 신호에 대해서 상관값을 구하게 되므로 임계값을 넘어서는 상관값이 여러 번 발생될 수 있다.
최대 상관값 선택부(240)는 미리 정해진 임계값을 넘는 상관값이 다수개 있는 경우 이 중에서 가장 큰 값을 선택하여 더욱 정확한 초기 동기를 획득할 수 있 게 된다.
이러한 거친 동기화를 통하여 온-타임 샘플 정보는 도 2에 도시된 온-하프 타임 샘플 생성기(140)에 전송되며 따라서 항상 도 3의 (b)에 도시되듯이 정확한 초기 상태에서 디지털 심볼 타이밍 복원 회로를 동작시킬 수 있다. 따라서 매우 신속하고 정확한 동기화가 가능하다. 샘플/심볼 공유 상관기에서 이러한 거친 동기화에 대한 신호 흐름은 도 4에서 실선으로 표시된다.
거친 동기화가 완료되면 경로 선택부(210)는 등화기(170) 출력을 샘플/칩 공유 상관부(230)의 입력으로 연결한다. 이 경우 등화기(170) 출력은 심볼 단위로 출력되므로 샘플/칩 공유 상관부(230) 역시 심볼 단위로 동작한다. 등화기(170) 출력에 대해서 샘플/칩 공유 상관부(230)는 상관을 구하게 되고, 이 결과 디리미터 검출이 완료되면, 이후 디코딩 경로로 전송된다. 샘플/심볼 공유 상관기에서 이러한 프레임 디리미터 검출에 대한 신호 흐름은 도 4에서 점선으로 표시된다.
즉 샘플 레이트로 동작하는 샘플 공유 상관부(230)는 심볼 타이밍(Symbol Timing)이 정확하게 이뤄진 후에는 칩(심볼) 레이트로 동작하게 되고, 이러한 상관 결과는 프레임 동기화와 프레임 디리미터를 검출하는데 사용함으로써 신속하고 정확하게 프레임 동기를 수행할 수 있다.
이러한 방식으로 다양한 채널 복원 동작이 수행된 심볼에 대해서 상관을 수행하므로 더욱 정확한 상관값을 구할 수 있으며, 따라서 디리미터 검출 역시 좀더 정확하게 수행될 있다. 이와 같이 디리미터 검출이 완료되면 프레임 동기화를 완료한 것이므로 이후 데이터 디코딩을 수행한다.
도 5는 본 발명에 따른 샘플/심볼 공유 상관기의 샘플/칩 공유 상관부의 예시적인 구성도이다.
도 5에 도시된 샘플/칩 공유 상관부(230)는 2배의 오버샘플링을 가정한 것이며, 16 탭(Tap) 샘플/칩 공유 상관을 가정한 것이다.
우선 프리앰블의 초기에는 거친 동기화를 위해서 샘플 레이트로 샘플/칩 공유 상관부(230)가 동작한다.
즉 입력되는 샘플 레이트의 보간된 신호의 샘플 단위 지연값들은 PN 시퀀스 생성부(230)로부터 전송되는 미리 알려진(known) PN 시퀀스의 계수(Coeff-1 내지 Coeff-16)와 각각 곱해지고, 최종 합산되어 상관값을 구하게 된다.
이후 프리앰블의 중반 이후에 거친 동기화가 완료되면, 칩(심볼) 레이트로 샘플/칩 공유 상관부(220)가 동작한다.
이와 같이 칩(심볼) 레이트로 샘플/칩 공유 상관부(220)가 동작하는 이유는 등화기 출력에 대해서 칩(심볼) 단위로 상관을 수행하여 디리미터를 더욱 정확하게 검출하기 위함이다.
이와 같이 본 발명에 따르면 일반적인 디지털 통신 시스템에서 수신 신호의 심볼 타이밍 복원을 위해서 사용되는 디지털 심볼 타이밍 복원 회로에 샘플/심볼 공유 상관기를 추가하여 거친 심볼 타이밍 동기화를 수행하여 빠른 심볼 트래킹을 가능하게 하고, 타이밍 복원 정확도로 높일 수 있다.
또한 본 발명은 전술한 샘플/심볼 공유 상관기를 이용한 디지털 통신 시스템의 타이밍 복원 회로를 제공한다. 그러나 이러한 본 발명에 따른 타이밍 복원 회로 는 전술한 샘플/심볼 공유 상관기를 참조로 상세히 설명되었으므로 설명을 생략한다.
비록 본 발명이 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들에 의해 제한되는 것은 아니며, 본 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.
이상 설명한 바와 같이, 본 발명에 따르면 일반적인 디지털 통신 시스템에서 수신 신호의 심볼 타이밍을 복원시 PN 시퀀스를 이용하여 상관값들을 구하고 이중 가장 그 크기가 큰 것을 택하여 디지털 심볼 타이밍 복원 회로에 전달함으로써 신속한 심볼 트래킹이 가능하여 타이밍 복원 정확도를 높일 수 있으며 또한 상관값을 구하는 회로를 샘플 레이트 뿐만 아니라 칩(심볼) 레이트로도 동작이 가능하여 프레임 디리미터를 검출하도록 구성함으로써 정확한 프레임 동기를 수행할 수 있다.

Claims (6)

  1. 디지털 통신 시스템의 타이밍 복원 회로에 사용되는 샘플/심볼 공유 상관기로서,
    보간(interpolation)된 신호 또는 등화(equalization)된 신호를 선택적으로 인가하는 경로 선택부와,
    미리 알려진 PN(pseudo noise) 시퀀스를 입력받아 상기 경로 선택부에서 인가되는 신호에 따라서 보간된 신호와 샘플 단위로 상관값을 구하거나 또는 등화된 신호와 칩 단위로 상관값을 구하는 샘플/칩 공유 상관부
    를 포함하는 샘플/심볼 공유 상관기.
  2. 제1항에 있어서,
    상기 샘플/칩 공유 상관부에 미리 알려진 PN 시퀀스를 입력하는 PN 시퀀스 생성부를 더 포함하는 샘플/심볼 공유 상관기.
  3. 제1항에 있어서,
    상기 샘플/칩 공유 상관부의 상기 보간된 신호와의 샘플 단위로 구한 상관값 중에서 최대 상관값을 선택하여 상기 심볼 타이밍 복원 회로에 전송하거나 또는 상기 등화된 신호와의 칩 단위로 구한 상관값 중에서 최대 상관값을 선택하여 상기 샘플/칩 공유 상관부에 인가하는 최대 상관값 선택부
    를 더 포함하는 샘플/심볼 공유 상관기.
  4. 제1항에 있어서,
    상기 경로 선택부는,
    상기 심볼 타이밍 복원 회로의 거친 동기화(coarse synchronization)를 위해서 상기 보간된 신호를 상기 샘플/칩 공유 상관부에 인가하고, 상기 거친 동기화가 종료되면 프레임 동기화(frame synchronization)를 위해서 상기 등화된 신호를 상기 샘플/칩 공유 상관부에 인가하는 것인 샘플/심볼 공유 상관기.
  5. 제3항에 있어서,
    상기 샘플/칩 공유 상관부는 상기 프레임 동기화를 위해서 상기 최대 상관값 선택부로부터 인가되는 최대 상관값을 기초로 디리미터(delimiter)를 검출하여 디코딩 경로로 전송하는 것인 샘플/심볼 공유 상관기.
  6. 디지털 통신 시스템의 타이밍 복원 회로로서,
    제1항 내지 제5항 중 어느 한 항에 기재된 샘플/심볼 공유 상관기와,
    상기 샘플/심볼 공유 상관기에 보간된 출력을 인가하는 보간기(interpolator)와,
    상기 샘플/심볼 공유 상관기로부터 거친 동기화가 완료된 신호를 수신받아 온-타임(On-time) 샘플과 하프-타임(Half-time) 샘플을 생성하는 온-타임-하프-타 임 샘플 생성기와,
    상기 온-타임-하프-타임 샘플 생성기로부터 타이밍 에러를 검출하는 타이밍 에러 검출기와,
    상기 타이밍 에러 검출기의 상기 타이밍 에러를 기초로 상기 보간기의 보간 파라미터를 조절하여 미세 동기화를 수행하는 타이밍 프로세서와,
    상기 온-타임 샘플을 기초로 등화를 수행하며 출력을 상기 샘플/심볼 공유 상관기에 인가하는 등화기
    를 포함하는 디지털 통신 시스템의 타이밍 복원 회로.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661963A (ja) * 1992-08-13 1994-03-04 Nec Corp 並列展開型フレーム同期方式
KR20030048271A (ko) * 2001-12-11 2003-06-19 엘지전자 주식회사 무선통신 시스템에서 보간기를 이용한 의사 잡음 코드추적 시간 지연 루프 장치
US6839380B1 (en) * 1999-09-17 2005-01-04 Texas Instruments Incorporated Robust detection for embedded signaling

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