JPH0993239A - バーストフレーム同期回路 - Google Patents
バーストフレーム同期回路Info
- Publication number
- JPH0993239A JPH0993239A JP7244693A JP24469395A JPH0993239A JP H0993239 A JPH0993239 A JP H0993239A JP 7244693 A JP7244693 A JP 7244693A JP 24469395 A JP24469395 A JP 24469395A JP H0993239 A JPH0993239 A JP H0993239A
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- JP
- Japan
- Prior art keywords
- synchronization
- pattern
- circuit
- state
- time
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 非同期状態から同期状態への遷移時間と、同
期状態からハンティング状態への遷移時間を短縮する事
で断時間を短縮する。 【解決手段】 同期パタン一致検出回路2と、同期状態
判定回路3と、真の同期パタンと該真の同期パタンに誤
りを許容したハミング距離nのパタンを発生する比較パ
タン発生回路5と、同期状態判定回路3が同期状態出力
時にnパタンの比較パタンを選択し、非同期時には真の
同期パタンの1パタンのみを選択するセレクタ15と、
同期時にデータの同期パタンを含む領域のみを通過させ
るウィンドウパルス10を生成するフレームカウンタ4
と、非同期時には全時間領域を通過させるゲート21
と、同期状態において誤りが多発すると新同期位相検索
モードへ強制移行させる誤り検出回路8と、フレームカ
ウンタ4を動作させるクロックを供給するディジタルP
LL6と、ディジタルPLL6に基本クロック源を供給
する固定発振器7とを有している。
期状態からハンティング状態への遷移時間を短縮する事
で断時間を短縮する。 【解決手段】 同期パタン一致検出回路2と、同期状態
判定回路3と、真の同期パタンと該真の同期パタンに誤
りを許容したハミング距離nのパタンを発生する比較パ
タン発生回路5と、同期状態判定回路3が同期状態出力
時にnパタンの比較パタンを選択し、非同期時には真の
同期パタンの1パタンのみを選択するセレクタ15と、
同期時にデータの同期パタンを含む領域のみを通過させ
るウィンドウパルス10を生成するフレームカウンタ4
と、非同期時には全時間領域を通過させるゲート21
と、同期状態において誤りが多発すると新同期位相検索
モードへ強制移行させる誤り検出回路8と、フレームカ
ウンタ4を動作させるクロックを供給するディジタルP
LL6と、ディジタルPLL6に基本クロック源を供給
する固定発振器7とを有している。
Description
【0001】
【発明の属する技術分野】本発明はバースト多重伝送方
式に関し、特にバースト多重伝送方式に用いるバースト
フレーム同期回路に関する。
式に関し、特にバースト多重伝送方式に用いるバースト
フレーム同期回路に関する。
【0002】
【従来の技術】従来のバーストフレーム同期回路は、図
2に示すように、ある決められた固有のビット列パタン
と同一パタンを入力データ中に検出すると一致パルスを
出力し、検出出来ないと不一致パルスを出力する同期パ
タン一致検出回路19と、決められたタイミングで一致
パルスを読み込んで、後方保護段数分連続一致パルスを
認識出来れば同期情報16を出力し、不一致パルスの場
合には該不一致パルスにより回路が初期化される後方保
護回路14と、前方保護段数分連続不一致パルスを認識
出来れば非同期情報17を出力し、一致パルスの場合に
は該一致パルスにより回路が初期化される前方保護回路
15と、前記同期情報16、前記非同期情報17及び一
致パルスとからハンティング情報11を出力する同期状
態判定回路18と、バーストフレーム同期をカウントし
前記同期パタン一致検出回路19から出力される一致パ
ルスと不一致パルスのサンプリングパルス及び入力バー
ストデータ9から同期パタンを特定範囲でのみ監視する
ためのウィンドウパルス10を生成するフレームカウン
タ4と、該フレームカウンタ4を動作させるクロック1
3を生成するディジタルPLL6と、該ディジタルPL
L6に基本クロック源を供給する固定発振器7とを有し
ている。尚、1は入力データイネーブルゲート、12は
リセットパルスを示す。
2に示すように、ある決められた固有のビット列パタン
と同一パタンを入力データ中に検出すると一致パルスを
出力し、検出出来ないと不一致パルスを出力する同期パ
タン一致検出回路19と、決められたタイミングで一致
パルスを読み込んで、後方保護段数分連続一致パルスを
認識出来れば同期情報16を出力し、不一致パルスの場
合には該不一致パルスにより回路が初期化される後方保
護回路14と、前方保護段数分連続不一致パルスを認識
出来れば非同期情報17を出力し、一致パルスの場合に
は該一致パルスにより回路が初期化される前方保護回路
15と、前記同期情報16、前記非同期情報17及び一
致パルスとからハンティング情報11を出力する同期状
態判定回路18と、バーストフレーム同期をカウントし
前記同期パタン一致検出回路19から出力される一致パ
ルスと不一致パルスのサンプリングパルス及び入力バー
ストデータ9から同期パタンを特定範囲でのみ監視する
ためのウィンドウパルス10を生成するフレームカウン
タ4と、該フレームカウンタ4を動作させるクロック1
3を生成するディジタルPLL6と、該ディジタルPL
L6に基本クロック源を供給する固定発振器7とを有し
ている。尚、1は入力データイネーブルゲート、12は
リセットパルスを示す。
【0003】
【発明が解決しようとする課題】この従来のバーストフ
レーム同期回路では、何回かのバーストフレームを監視
して同期状態への遷移を行うために、瞬断からの回復に
時間を要するという問題点があった。特に、バーストフ
レーム同期が長くなる程、断時間が長くなるため、問題
視されざるを得なかった。
レーム同期回路では、何回かのバーストフレームを監視
して同期状態への遷移を行うために、瞬断からの回復に
時間を要するという問題点があった。特に、バーストフ
レーム同期が長くなる程、断時間が長くなるため、問題
視されざるを得なかった。
【0004】本発明の目的は、非同期状態から同期状態
への遷移時間と、同期状態からハンティング状態への遷
移時間を短縮することで、上述した断時間を短縮するこ
とが可能なバーストフレーム同期回路を提供することに
ある。
への遷移時間と、同期状態からハンティング状態への遷
移時間を短縮することで、上述した断時間を短縮するこ
とが可能なバーストフレーム同期回路を提供することに
ある。
【0005】
【課題を解決するための手段】本発明によれば、同期パ
タン一致検出回路と、同期状態判定回路と、真の同期パ
タンと該真の同期パタンに誤りを許容したハミング距離
nのパタンを発生する比較パタン発生回路と、前記同期
状態判定回路が同期状態出力時にnパタンの比較パタン
を選択し、非同期時には真の同期パタンの1パタンのみ
を選択する選択手段と、同期時にデータの同期パタンを
含む領域のみを通過させるウィンドウパルスを生成する
フレームカウンタと、非同期時には全時間領域を通過さ
せるゲートと、同期状態において誤りが多発すると新同
期位相検索モードへ強制移行させる誤り検出回路と、前
記フレームカウンタを動作させるクロックを供給するデ
ィジタルPLLと、該ディジタルPLLに基本クロック
源を供給する固定発振器とを有することを特徴とするバ
ーストフレーム同期回路が得られる。
タン一致検出回路と、同期状態判定回路と、真の同期パ
タンと該真の同期パタンに誤りを許容したハミング距離
nのパタンを発生する比較パタン発生回路と、前記同期
状態判定回路が同期状態出力時にnパタンの比較パタン
を選択し、非同期時には真の同期パタンの1パタンのみ
を選択する選択手段と、同期時にデータの同期パタンを
含む領域のみを通過させるウィンドウパルスを生成する
フレームカウンタと、非同期時には全時間領域を通過さ
せるゲートと、同期状態において誤りが多発すると新同
期位相検索モードへ強制移行させる誤り検出回路と、前
記フレームカウンタを動作させるクロックを供給するデ
ィジタルPLLと、該ディジタルPLLに基本クロック
源を供給する固定発振器とを有することを特徴とするバ
ーストフレーム同期回路が得られる。
【0006】また、本発明によれば、同期パタン一致検
出回路と、同期状態判定回路と、真の同期パタンと該真
の同期パタンに誤りを許容したハミング距離nのパタン
を発生する比較パタン発生回路と、前記同期状態判定回
路が同期状態出力時にnパタンの比較パタンを選択し、
非同期時には真の同期パタンの1パタンのみを選択する
選択手段と、同期時にデータの同期パタンを含む領域の
みを通過させるウィンドウパルスを生成するフレームカ
ウンタと、非同期時には全時間領域をフレーム同期パタ
ンを検索するために全時間領域を通過させるゲートと、
前記フレームカウンタを動作させるクロックを供給する
ディジタルPLLと、該ディジタルPLLに基本クロッ
ク源を供給する固定発振器とを有することを特徴とする
バーストフレーム同期回路が得られる。
出回路と、同期状態判定回路と、真の同期パタンと該真
の同期パタンに誤りを許容したハミング距離nのパタン
を発生する比較パタン発生回路と、前記同期状態判定回
路が同期状態出力時にnパタンの比較パタンを選択し、
非同期時には真の同期パタンの1パタンのみを選択する
選択手段と、同期時にデータの同期パタンを含む領域の
みを通過させるウィンドウパルスを生成するフレームカ
ウンタと、非同期時には全時間領域をフレーム同期パタ
ンを検索するために全時間領域を通過させるゲートと、
前記フレームカウンタを動作させるクロックを供給する
ディジタルPLLと、該ディジタルPLLに基本クロッ
ク源を供給する固定発振器とを有することを特徴とする
バーストフレーム同期回路が得られる。
【0007】
【発明の実施の形態】以下、本発明の実施例に係るバー
ストフレーム同期回路について図面を参照して説明す
る。
ストフレーム同期回路について図面を参照して説明す
る。
【0008】図1は、本実施例に係るバーストフレーム
同期回路を示すブロック構成図である。上述した図2に
示した従来のバーストフレーム同期回路と同様の部分に
は同一の参照符号を示してある。
同期回路を示すブロック構成図である。上述した図2に
示した従来のバーストフレーム同期回路と同様の部分に
は同一の参照符号を示してある。
【0009】即ち、本実施例のバーストフレーム同期回
路は、同期パタン一致検出回路2と、同期状態判定回路
3と、真の同期パタンと該真の同期パタンに誤りを許容
したハミング距離nのパタンを発生する比較パタン発生
回路5と、同期状態判定回路3が同期状態出力時にnパ
タンの比較パタンを選択し、非同期時には真の同期パタ
ンの1パタンのみを選択するセレクタ20と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルス10を生成するフレームカウンタ4と、非同
期時には全時間領域を通過させるゲート21と、同期状
態において誤りが多発すると新同期位相検索モードへ強
制移行させる誤り検出回路8と、フレームカウンタ4を
動作させるクロックを供給するディジタルPLL6と、
ディジタルPLL6に基本クロック源を供給する固定発
振器7とを有している。
路は、同期パタン一致検出回路2と、同期状態判定回路
3と、真の同期パタンと該真の同期パタンに誤りを許容
したハミング距離nのパタンを発生する比較パタン発生
回路5と、同期状態判定回路3が同期状態出力時にnパ
タンの比較パタンを選択し、非同期時には真の同期パタ
ンの1パタンのみを選択するセレクタ20と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルス10を生成するフレームカウンタ4と、非同
期時には全時間領域を通過させるゲート21と、同期状
態において誤りが多発すると新同期位相検索モードへ強
制移行させる誤り検出回路8と、フレームカウンタ4を
動作させるクロックを供給するディジタルPLL6と、
ディジタルPLL6に基本クロック源を供給する固定発
振器7とを有している。
【0010】図1において、本実施例のバーストフレー
ム同期回路は、周期的なバーストフレーム信号中からフ
レーム同期用ユニークパタンを検出し、バーストフレー
ムの先頭位相を認識する。
ム同期回路は、周期的なバーストフレーム信号中からフ
レーム同期用ユニークパタンを検出し、バーストフレー
ムの先頭位相を認識する。
【0011】非同期中、フレーム同期用ユニークパタン
のみを正規の同期パタンとして認識する。
のみを正規の同期パタンとして認識する。
【0012】また引込時の時間短縮のために後方保護無
としている。この場合、データ中のビット列で形成され
るパタンを同期パタンと誤認識する確率が高くなるた
め、誤り検出回路で検出される誤り率が非常に高い場合
に同期状態を強制的にハンティング状態へ遷移させる。
としている。この場合、データ中のビット列で形成され
るパタンを同期パタンと誤認識する確率が高くなるた
め、誤り検出回路で検出される誤り率が非常に高い場合
に同期状態を強制的にハンティング状態へ遷移させる。
【0013】基本的にバーストフレームではフレームの
先頭以前は空時間領域の為、誤同期確率は低いと考えら
れる。
先頭以前は空時間領域の為、誤同期確率は低いと考えら
れる。
【0014】一方、同期中は伝送路誤りで簡単に同期が
外れないように、正規の同期パタンからn個の誤り迄許
容したパタンを同期パタンと認識させている。
外れないように、正規の同期パタンからn個の誤り迄許
容したパタンを同期パタンと認識させている。
【0015】このように、本実施例のバーストフレーム
同期回路では、同期引込時にはバーストフレームの特徴
を利用して、後方保護無で同期を引込み、引込後(同期
時)誤り検出回路出力の強制ハンティング制御によって
誤同期を回避している。
同期回路では、同期引込時にはバーストフレームの特徴
を利用して、後方保護無で同期を引込み、引込後(同期
時)誤り検出回路出力の強制ハンティング制御によって
誤同期を回避している。
【0016】
【発明の効果】以上説明したように、本発明のバースト
フレーム同期回路は、同期パタン一致検出回路と、同期
状態判定回路と、真の同期パタンと該真の同期パタンに
誤りを許容したハミング距離nのパタンを発生する比較
パタン発生回路と、前記同期状態判定回路が同期状態出
力時にnパタンの比較パタンを選択し、非同期時には真
の同期パタンの1パタンのみを選択する選択手段と、同
期時にデータの同期パタンを含む領域のみを通過させる
ウィンドウパルスを生成するフレームカウンタと、非同
期時には全時間領域を通過させるゲートと、同期状態に
おいて誤りが多発すると新同期位相検索モードへ強制移
行させる誤り検出回路と、前記フレームカウンタを動作
させるクロックを供給するディジタルPLLと、該ディ
ジタルPLLに基本クロック源を供給する固定発振器と
を有し、同期引込時にはバーストフレームの特徴を利用
して、後方保護無で同期を引込み、引込後(同期時)誤
り検出回路出力の強制ハンティング制御によって誤同期
を回避している。
フレーム同期回路は、同期パタン一致検出回路と、同期
状態判定回路と、真の同期パタンと該真の同期パタンに
誤りを許容したハミング距離nのパタンを発生する比較
パタン発生回路と、前記同期状態判定回路が同期状態出
力時にnパタンの比較パタンを選択し、非同期時には真
の同期パタンの1パタンのみを選択する選択手段と、同
期時にデータの同期パタンを含む領域のみを通過させる
ウィンドウパルスを生成するフレームカウンタと、非同
期時には全時間領域を通過させるゲートと、同期状態に
おいて誤りが多発すると新同期位相検索モードへ強制移
行させる誤り検出回路と、前記フレームカウンタを動作
させるクロックを供給するディジタルPLLと、該ディ
ジタルPLLに基本クロック源を供給する固定発振器と
を有し、同期引込時にはバーストフレームの特徴を利用
して、後方保護無で同期を引込み、引込後(同期時)誤
り検出回路出力の強制ハンティング制御によって誤同期
を回避している。
【0017】従って、本発明のバーストフレーム同期回
路においては、迅速な同期回復を実現することが可能で
ある。
路においては、迅速な同期回復を実現することが可能で
ある。
【0018】また、同期中は誤り訂正を用いて誤同期外
れの確率を低減するとともに、前方保護無でハンティン
グに移行するため、真の位相への移行時間を短縮してい
る。
れの確率を低減するとともに、前方保護無でハンティン
グに移行するため、真の位相への移行時間を短縮してい
る。
【0019】以上により、非同期状態から同期状態への
遷移時間と、同期状態からハンティング状態への遷移時
間を短縮することで、上述した断時間を短縮し得るバー
ストフレーム同期回路を提供することができる。
遷移時間と、同期状態からハンティング状態への遷移時
間を短縮することで、上述した断時間を短縮し得るバー
ストフレーム同期回路を提供することができる。
【図1】本発明の実施例に係るバーストフレーム同期回
路を示すブロック構成図である。
路を示すブロック構成図である。
【図2】従来のバーストフレーム同期回路を示すブロッ
ク構成図である。
ク構成図である。
1 入力データイネーブルゲート 2 同期パタン一致検出回路 3 同期状態判定回路 4 フレームカウンタ 5 比較パタン発生回路 6 ディジタルPLL 7 固定発振器 8 誤り検出回路 9 入力バーストデータ 10 ウィンドウパルス 11 ハンティング情報 12 リセットパルス 13 クロック 14 後方保護回路 15 前方保護回路 16 同期情報 17 非同期情報 18 同期状態判定回路 19 同期パタン一致検出回路 20 セレクタ 21 ゲート
Claims (2)
- 【請求項1】 同期パタン一致検出回路と、同期状態判
定回路と、真の同期パタンと該真の同期パタンに誤りを
許容したハミング距離nのパタンを発生する比較パタン
発生回路と、前記同期状態判定回路が同期状態出力時に
nパタンの比較パタンを選択し、非同期時には真の同期
パタンの1パタンのみを選択する選択手段と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルスを生成するフレームカウンタと、非同期時に
は全時間領域を通過させるゲートと、同期状態において
誤りが多発すると新同期位相検索モードへ強制移行させ
る誤り検出回路と、前記フレームカウンタを動作させる
クロックを供給するディジタルPLLと、該ディジタル
PLLに基本クロック源を供給する固定発振器とを有す
ることを特徴とするバーストフレーム同期回路。 - 【請求項2】 同期パタン一致検出回路と、同期状態判
定回路と、真の同期パタンと該真の同期パタンに誤りを
許容したハミング距離nのパタンを発生する比較パタン
発生回路と、前記同期状態判定回路が同期状態出力時に
nパタンの比較パタンを選択し、非同期時には真の同期
パタンの1パタンのみを選択する選択手段と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルスを生成するフレームカウンタと、非同期時に
は全時間領域をフレーム同期パタンを検索するために全
時間領域を通過させるゲートと、前記フレームカウンタ
を動作させるクロックを供給するディジタルPLLと、
該ディジタルPLLに基本クロック源を供給する固定発
振器とを有することを特徴とするバーストフレーム同期
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7244693A JPH0993239A (ja) | 1995-09-22 | 1995-09-22 | バーストフレーム同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7244693A JPH0993239A (ja) | 1995-09-22 | 1995-09-22 | バーストフレーム同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0993239A true JPH0993239A (ja) | 1997-04-04 |
Family
ID=17122539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7244693A Pending JPH0993239A (ja) | 1995-09-22 | 1995-09-22 | バーストフレーム同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0993239A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008035233A (ja) * | 2006-07-28 | 2008-02-14 | Oki Electric Ind Co Ltd | 狭帯域通信システムのフレーム同期回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62122434A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | フレ−ム信号同期検出回路 |
JPS63100837A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | フレ−ム信号同期検出回路 |
-
1995
- 1995-09-22 JP JP7244693A patent/JPH0993239A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62122434A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | フレ−ム信号同期検出回路 |
JPS63100837A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | フレ−ム信号同期検出回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008035233A (ja) * | 2006-07-28 | 2008-02-14 | Oki Electric Ind Co Ltd | 狭帯域通信システムのフレーム同期回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990623 |