JPH0993239A - バーストフレーム同期回路 - Google Patents
バーストフレーム同期回路Info
- Publication number
- JPH0993239A JPH0993239A JP7244693A JP24469395A JPH0993239A JP H0993239 A JPH0993239 A JP H0993239A JP 7244693 A JP7244693 A JP 7244693A JP 24469395 A JP24469395 A JP 24469395A JP H0993239 A JPH0993239 A JP H0993239A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- pattern
- circuit
- state
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 非同期状態から同期状態への遷移時間と、同
期状態からハンティング状態への遷移時間を短縮する事
で断時間を短縮する。 【解決手段】 同期パタン一致検出回路２と、同期状態
判定回路３と、真の同期パタンと該真の同期パタンに誤
りを許容したハミング距離ｎのパタンを発生する比較パ
タン発生回路５と、同期状態判定回路３が同期状態出力
時にｎパタンの比較パタンを選択し、非同期時には真の
同期パタンの１パタンのみを選択するセレクタ１５と、
同期時にデータの同期パタンを含む領域のみを通過させ
るウィンドウパルス１０を生成するフレームカウンタ４
と、非同期時には全時間領域を通過させるゲート２１
と、同期状態において誤りが多発すると新同期位相検索
モードへ強制移行させる誤り検出回路８と、フレームカ
ウンタ４を動作させるクロックを供給するディジタルＰ
ＬＬ６と、ディジタルＰＬＬ６に基本クロック源を供給
する固定発振器７とを有している。
期状態からハンティング状態への遷移時間を短縮する事
で断時間を短縮する。 【解決手段】 同期パタン一致検出回路２と、同期状態
判定回路３と、真の同期パタンと該真の同期パタンに誤
りを許容したハミング距離ｎのパタンを発生する比較パ
タン発生回路５と、同期状態判定回路３が同期状態出力
時にｎパタンの比較パタンを選択し、非同期時には真の
同期パタンの１パタンのみを選択するセレクタ１５と、
同期時にデータの同期パタンを含む領域のみを通過させ
るウィンドウパルス１０を生成するフレームカウンタ４
と、非同期時には全時間領域を通過させるゲート２１
と、同期状態において誤りが多発すると新同期位相検索
モードへ強制移行させる誤り検出回路８と、フレームカ
ウンタ４を動作させるクロックを供給するディジタルＰ
ＬＬ６と、ディジタルＰＬＬ６に基本クロック源を供給
する固定発振器７とを有している。
Description
【０００１】
【発明の属する技術分野】本発明はバースト多重伝送方
式に関し、特にバースト多重伝送方式に用いるバースト
フレーム同期回路に関する。
式に関し、特にバースト多重伝送方式に用いるバースト
フレーム同期回路に関する。
【０００２】
【従来の技術】従来のバーストフレーム同期回路は、図
２に示すように、ある決められた固有のビット列パタン
と同一パタンを入力データ中に検出すると一致パルスを
出力し、検出出来ないと不一致パルスを出力する同期パ
タン一致検出回路１９と、決められたタイミングで一致
パルスを読み込んで、後方保護段数分連続一致パルスを
認識出来れば同期情報１６を出力し、不一致パルスの場
合には該不一致パルスにより回路が初期化される後方保
護回路１４と、前方保護段数分連続不一致パルスを認識
出来れば非同期情報１７を出力し、一致パルスの場合に
は該一致パルスにより回路が初期化される前方保護回路
１５と、前記同期情報１６、前記非同期情報１７及び一
致パルスとからハンティング情報１１を出力する同期状
態判定回路１８と、バーストフレーム同期をカウントし
前記同期パタン一致検出回路１９から出力される一致パ
ルスと不一致パルスのサンプリングパルス及び入力バー
ストデータ９から同期パタンを特定範囲でのみ監視する
ためのウィンドウパルス１０を生成するフレームカウン
タ４と、該フレームカウンタ４を動作させるクロック１
３を生成するディジタルＰＬＬ６と、該ディジタルＰＬ
Ｌ６に基本クロック源を供給する固定発振器７とを有し
ている。尚、１は入力データイネーブルゲート、１２は
リセットパルスを示す。
２に示すように、ある決められた固有のビット列パタン
と同一パタンを入力データ中に検出すると一致パルスを
出力し、検出出来ないと不一致パルスを出力する同期パ
タン一致検出回路１９と、決められたタイミングで一致
パルスを読み込んで、後方保護段数分連続一致パルスを
認識出来れば同期情報１６を出力し、不一致パルスの場
合には該不一致パルスにより回路が初期化される後方保
護回路１４と、前方保護段数分連続不一致パルスを認識
出来れば非同期情報１７を出力し、一致パルスの場合に
は該一致パルスにより回路が初期化される前方保護回路
１５と、前記同期情報１６、前記非同期情報１７及び一
致パルスとからハンティング情報１１を出力する同期状
態判定回路１８と、バーストフレーム同期をカウントし
前記同期パタン一致検出回路１９から出力される一致パ
ルスと不一致パルスのサンプリングパルス及び入力バー
ストデータ９から同期パタンを特定範囲でのみ監視する
ためのウィンドウパルス１０を生成するフレームカウン
タ４と、該フレームカウンタ４を動作させるクロック１
３を生成するディジタルＰＬＬ６と、該ディジタルＰＬ
Ｌ６に基本クロック源を供給する固定発振器７とを有し
ている。尚、１は入力データイネーブルゲート、１２は
リセットパルスを示す。
【０００３】
【発明が解決しようとする課題】この従来のバーストフ
レーム同期回路では、何回かのバーストフレームを監視
して同期状態への遷移を行うために、瞬断からの回復に
時間を要するという問題点があった。特に、バーストフ
レーム同期が長くなる程、断時間が長くなるため、問題
視されざるを得なかった。
レーム同期回路では、何回かのバーストフレームを監視
して同期状態への遷移を行うために、瞬断からの回復に
時間を要するという問題点があった。特に、バーストフ
レーム同期が長くなる程、断時間が長くなるため、問題
視されざるを得なかった。
【０００４】本発明の目的は、非同期状態から同期状態
への遷移時間と、同期状態からハンティング状態への遷
移時間を短縮することで、上述した断時間を短縮するこ
とが可能なバーストフレーム同期回路を提供することに
ある。
への遷移時間と、同期状態からハンティング状態への遷
移時間を短縮することで、上述した断時間を短縮するこ
とが可能なバーストフレーム同期回路を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明によれば、同期パ
タン一致検出回路と、同期状態判定回路と、真の同期パ
タンと該真の同期パタンに誤りを許容したハミング距離
ｎのパタンを発生する比較パタン発生回路と、前記同期
状態判定回路が同期状態出力時にｎパタンの比較パタン
を選択し、非同期時には真の同期パタンの１パタンのみ
を選択する選択手段と、同期時にデータの同期パタンを
含む領域のみを通過させるウィンドウパルスを生成する
フレームカウンタと、非同期時には全時間領域を通過さ
せるゲートと、同期状態において誤りが多発すると新同
期位相検索モードへ強制移行させる誤り検出回路と、前
記フレームカウンタを動作させるクロックを供給するデ
ィジタルＰＬＬと、該ディジタルＰＬＬに基本クロック
源を供給する固定発振器とを有することを特徴とするバ
ーストフレーム同期回路が得られる。
タン一致検出回路と、同期状態判定回路と、真の同期パ
タンと該真の同期パタンに誤りを許容したハミング距離
ｎのパタンを発生する比較パタン発生回路と、前記同期
状態判定回路が同期状態出力時にｎパタンの比較パタン
を選択し、非同期時には真の同期パタンの１パタンのみ
を選択する選択手段と、同期時にデータの同期パタンを
含む領域のみを通過させるウィンドウパルスを生成する
フレームカウンタと、非同期時には全時間領域を通過さ
せるゲートと、同期状態において誤りが多発すると新同
期位相検索モードへ強制移行させる誤り検出回路と、前
記フレームカウンタを動作させるクロックを供給するデ
ィジタルＰＬＬと、該ディジタルＰＬＬに基本クロック
源を供給する固定発振器とを有することを特徴とするバ
ーストフレーム同期回路が得られる。
【０００６】また、本発明によれば、同期パタン一致検
出回路と、同期状態判定回路と、真の同期パタンと該真
の同期パタンに誤りを許容したハミング距離ｎのパタン
を発生する比較パタン発生回路と、前記同期状態判定回
路が同期状態出力時にｎパタンの比較パタンを選択し、
非同期時には真の同期パタンの１パタンのみを選択する
選択手段と、同期時にデータの同期パタンを含む領域の
みを通過させるウィンドウパルスを生成するフレームカ
ウンタと、非同期時には全時間領域をフレーム同期パタ
ンを検索するために全時間領域を通過させるゲートと、
前記フレームカウンタを動作させるクロックを供給する
ディジタルＰＬＬと、該ディジタルＰＬＬに基本クロッ
ク源を供給する固定発振器とを有することを特徴とする
バーストフレーム同期回路が得られる。
出回路と、同期状態判定回路と、真の同期パタンと該真
の同期パタンに誤りを許容したハミング距離ｎのパタン
を発生する比較パタン発生回路と、前記同期状態判定回
路が同期状態出力時にｎパタンの比較パタンを選択し、
非同期時には真の同期パタンの１パタンのみを選択する
選択手段と、同期時にデータの同期パタンを含む領域の
みを通過させるウィンドウパルスを生成するフレームカ
ウンタと、非同期時には全時間領域をフレーム同期パタ
ンを検索するために全時間領域を通過させるゲートと、
前記フレームカウンタを動作させるクロックを供給する
ディジタルＰＬＬと、該ディジタルＰＬＬに基本クロッ
ク源を供給する固定発振器とを有することを特徴とする
バーストフレーム同期回路が得られる。
【０００７】
【発明の実施の形態】以下、本発明の実施例に係るバー
ストフレーム同期回路について図面を参照して説明す
る。
ストフレーム同期回路について図面を参照して説明す
る。
【０００８】図１は、本実施例に係るバーストフレーム
同期回路を示すブロック構成図である。上述した図２に
示した従来のバーストフレーム同期回路と同様の部分に
は同一の参照符号を示してある。
同期回路を示すブロック構成図である。上述した図２に
示した従来のバーストフレーム同期回路と同様の部分に
は同一の参照符号を示してある。
【０００９】即ち、本実施例のバーストフレーム同期回
路は、同期パタン一致検出回路２と、同期状態判定回路
３と、真の同期パタンと該真の同期パタンに誤りを許容
したハミング距離ｎのパタンを発生する比較パタン発生
回路５と、同期状態判定回路３が同期状態出力時にｎパ
タンの比較パタンを選択し、非同期時には真の同期パタ
ンの１パタンのみを選択するセレクタ２０と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルス１０を生成するフレームカウンタ４と、非同
期時には全時間領域を通過させるゲート２１と、同期状
態において誤りが多発すると新同期位相検索モードへ強
制移行させる誤り検出回路８と、フレームカウンタ４を
動作させるクロックを供給するディジタルＰＬＬ６と、
ディジタルＰＬＬ６に基本クロック源を供給する固定発
振器７とを有している。
路は、同期パタン一致検出回路２と、同期状態判定回路
３と、真の同期パタンと該真の同期パタンに誤りを許容
したハミング距離ｎのパタンを発生する比較パタン発生
回路５と、同期状態判定回路３が同期状態出力時にｎパ
タンの比較パタンを選択し、非同期時には真の同期パタ
ンの１パタンのみを選択するセレクタ２０と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルス１０を生成するフレームカウンタ４と、非同
期時には全時間領域を通過させるゲート２１と、同期状
態において誤りが多発すると新同期位相検索モードへ強
制移行させる誤り検出回路８と、フレームカウンタ４を
動作させるクロックを供給するディジタルＰＬＬ６と、
ディジタルＰＬＬ６に基本クロック源を供給する固定発
振器７とを有している。
【００１０】図１において、本実施例のバーストフレー
ム同期回路は、周期的なバーストフレーム信号中からフ
レーム同期用ユニークパタンを検出し、バーストフレー
ムの先頭位相を認識する。
ム同期回路は、周期的なバーストフレーム信号中からフ
レーム同期用ユニークパタンを検出し、バーストフレー
ムの先頭位相を認識する。
【００１１】非同期中、フレーム同期用ユニークパタン
のみを正規の同期パタンとして認識する。
のみを正規の同期パタンとして認識する。
【００１２】また引込時の時間短縮のために後方保護無
としている。この場合、データ中のビット列で形成され
るパタンを同期パタンと誤認識する確率が高くなるた
め、誤り検出回路で検出される誤り率が非常に高い場合
に同期状態を強制的にハンティング状態へ遷移させる。
としている。この場合、データ中のビット列で形成され
るパタンを同期パタンと誤認識する確率が高くなるた
め、誤り検出回路で検出される誤り率が非常に高い場合
に同期状態を強制的にハンティング状態へ遷移させる。
【００１３】基本的にバーストフレームではフレームの
先頭以前は空時間領域の為、誤同期確率は低いと考えら
れる。
先頭以前は空時間領域の為、誤同期確率は低いと考えら
れる。
【００１４】一方、同期中は伝送路誤りで簡単に同期が
外れないように、正規の同期パタンからｎ個の誤り迄許
容したパタンを同期パタンと認識させている。
外れないように、正規の同期パタンからｎ個の誤り迄許
容したパタンを同期パタンと認識させている。
【００１５】このように、本実施例のバーストフレーム
同期回路では、同期引込時にはバーストフレームの特徴
を利用して、後方保護無で同期を引込み、引込後（同期
時）誤り検出回路出力の強制ハンティング制御によって
誤同期を回避している。
同期回路では、同期引込時にはバーストフレームの特徴
を利用して、後方保護無で同期を引込み、引込後（同期
時）誤り検出回路出力の強制ハンティング制御によって
誤同期を回避している。
【００１６】
【発明の効果】以上説明したように、本発明のバースト
フレーム同期回路は、同期パタン一致検出回路と、同期
状態判定回路と、真の同期パタンと該真の同期パタンに
誤りを許容したハミング距離ｎのパタンを発生する比較
パタン発生回路と、前記同期状態判定回路が同期状態出
力時にｎパタンの比較パタンを選択し、非同期時には真
の同期パタンの１パタンのみを選択する選択手段と、同
期時にデータの同期パタンを含む領域のみを通過させる
ウィンドウパルスを生成するフレームカウンタと、非同
期時には全時間領域を通過させるゲートと、同期状態に
おいて誤りが多発すると新同期位相検索モードへ強制移
行させる誤り検出回路と、前記フレームカウンタを動作
させるクロックを供給するディジタルＰＬＬと、該ディ
ジタルＰＬＬに基本クロック源を供給する固定発振器と
を有し、同期引込時にはバーストフレームの特徴を利用
して、後方保護無で同期を引込み、引込後（同期時）誤
り検出回路出力の強制ハンティング制御によって誤同期
を回避している。
フレーム同期回路は、同期パタン一致検出回路と、同期
状態判定回路と、真の同期パタンと該真の同期パタンに
誤りを許容したハミング距離ｎのパタンを発生する比較
パタン発生回路と、前記同期状態判定回路が同期状態出
力時にｎパタンの比較パタンを選択し、非同期時には真
の同期パタンの１パタンのみを選択する選択手段と、同
期時にデータの同期パタンを含む領域のみを通過させる
ウィンドウパルスを生成するフレームカウンタと、非同
期時には全時間領域を通過させるゲートと、同期状態に
おいて誤りが多発すると新同期位相検索モードへ強制移
行させる誤り検出回路と、前記フレームカウンタを動作
させるクロックを供給するディジタルＰＬＬと、該ディ
ジタルＰＬＬに基本クロック源を供給する固定発振器と
を有し、同期引込時にはバーストフレームの特徴を利用
して、後方保護無で同期を引込み、引込後（同期時）誤
り検出回路出力の強制ハンティング制御によって誤同期
を回避している。
【００１７】従って、本発明のバーストフレーム同期回
路においては、迅速な同期回復を実現することが可能で
ある。
路においては、迅速な同期回復を実現することが可能で
ある。
【００１８】また、同期中は誤り訂正を用いて誤同期外
れの確率を低減するとともに、前方保護無でハンティン
グに移行するため、真の位相への移行時間を短縮してい
る。
れの確率を低減するとともに、前方保護無でハンティン
グに移行するため、真の位相への移行時間を短縮してい
る。
【００１９】以上により、非同期状態から同期状態への
遷移時間と、同期状態からハンティング状態への遷移時
間を短縮することで、上述した断時間を短縮し得るバー
ストフレーム同期回路を提供することができる。
遷移時間と、同期状態からハンティング状態への遷移時
間を短縮することで、上述した断時間を短縮し得るバー
ストフレーム同期回路を提供することができる。
【図１】本発明の実施例に係るバーストフレーム同期回
路を示すブロック構成図である。
路を示すブロック構成図である。
【図２】従来のバーストフレーム同期回路を示すブロッ
ク構成図である。
ク構成図である。
１ 入力データイネーブルゲート ２ 同期パタン一致検出回路 ３ 同期状態判定回路 ４ フレームカウンタ ５ 比較パタン発生回路 ６ ディジタルＰＬＬ ７ 固定発振器 ８ 誤り検出回路 ９ 入力バーストデータ １０ ウィンドウパルス １１ ハンティング情報 １２ リセットパルス １３ クロック １４ 後方保護回路 １５ 前方保護回路 １６ 同期情報 １７ 非同期情報 １８ 同期状態判定回路 １９ 同期パタン一致検出回路 ２０ セレクタ ２１ ゲート
Claims (2)
- 【請求項１】 同期パタン一致検出回路と、同期状態判
定回路と、真の同期パタンと該真の同期パタンに誤りを
許容したハミング距離ｎのパタンを発生する比較パタン
発生回路と、前記同期状態判定回路が同期状態出力時に
ｎパタンの比較パタンを選択し、非同期時には真の同期
パタンの１パタンのみを選択する選択手段と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルスを生成するフレームカウンタと、非同期時に
は全時間領域を通過させるゲートと、同期状態において
誤りが多発すると新同期位相検索モードへ強制移行させ
る誤り検出回路と、前記フレームカウンタを動作させる
クロックを供給するディジタルＰＬＬと、該ディジタル
ＰＬＬに基本クロック源を供給する固定発振器とを有す
ることを特徴とするバーストフレーム同期回路。 - 【請求項２】 同期パタン一致検出回路と、同期状態判
定回路と、真の同期パタンと該真の同期パタンに誤りを
許容したハミング距離ｎのパタンを発生する比較パタン
発生回路と、前記同期状態判定回路が同期状態出力時に
ｎパタンの比較パタンを選択し、非同期時には真の同期
パタンの１パタンのみを選択する選択手段と、同期時に
データの同期パタンを含む領域のみを通過させるウィン
ドウパルスを生成するフレームカウンタと、非同期時に
は全時間領域をフレーム同期パタンを検索するために全
時間領域を通過させるゲートと、前記フレームカウンタ
を動作させるクロックを供給するディジタルＰＬＬと、
該ディジタルＰＬＬに基本クロック源を供給する固定発
振器とを有することを特徴とするバーストフレーム同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7244693A JPH0993239A (ja) | 1995-09-22 | 1995-09-22 | バーストフレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7244693A JPH0993239A (ja) | 1995-09-22 | 1995-09-22 | バーストフレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993239A true JPH0993239A (ja) | 1997-04-04 |
Family
ID=17122539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7244693A Pending JPH0993239A (ja) | 1995-09-22 | 1995-09-22 | バーストフレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035233A (ja) * | 2006-07-28 | 2008-02-14 | Oki Electric Ind Co Ltd | 狭帯域通信システムのフレーム同期回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122434A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | フレ−ム信号同期検出回路 |
| JPS63100837A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | フレ−ム信号同期検出回路 |
-
1995
- 1995-09-22 JP JP7244693A patent/JPH0993239A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122434A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | フレ−ム信号同期検出回路 |
| JPS63100837A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | フレ−ム信号同期検出回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035233A (ja) * | 2006-07-28 | 2008-02-14 | Oki Electric Ind Co Ltd | 狭帯域通信システムのフレーム同期回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2747077B2 (ja) | フレーム同期回路 | |
| JP2001094542A (ja) | フレーム同期回路 | |
| JPH0637746A (ja) | フレーム同期制御方式 | |
| US4943985A (en) | Frame synchronization device for a synchronous digital bit stream divided into blocks by means of a block code and structured in frames | |
| US5197086A (en) | High speed digital clock synchronizer | |
| JP2861932B2 (ja) | バーストフレーム位相同期回路 | |
| TWI279114B (en) | A system and method for generating de-serializing timing signals | |
| JPH0993239A (ja) | バーストフレーム同期回路 | |
| JP2944319B2 (ja) | 並列展開型フレーム同期方式 | |
| JPH09149015A (ja) | クロック位相調整回路 | |
| JPH05145510A (ja) | 伝送路位相変動吸収方法および伝送路位相変動吸収回路 | |
| JP3565206B2 (ja) | 伝送データフレーム同期回路及び伝送データフレーム同期方法 | |
| JP2655624B2 (ja) | フレ−ム同期検出回路 | |
| JPH042234A (ja) | フレーム同期方式 | |
| JP3518503B2 (ja) | クロック供給装置 | |
| JP2697421B2 (ja) | ディジタル伝送システムのフレーム同期回路 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JPS62147832A (ja) | フレ−ム同期方法 | |
| JPH0821923B2 (ja) | 同期回路 | |
| JPH0221183B2 (ja) | ||
| JPH10290221A (ja) | 同期保護装置 | |
| JPS5819055A (ja) | クロツク再生回路 | |
| JPH06104887A (ja) | 位相同期回路の入力クロック瞬断時の位相変動抑止方法 | |
| JPH03261234A (ja) | フレーム同期方法とフレーム同期回路並びに多重変換装置 | |
| JPH04245734A (ja) | 同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990623 |