JPH11150528A - パリティ演算回路 - Google Patents

Abstract

(57)【要約】 【課題】 同期伝送方式の同期外れ回復後１回目のパリ
ティ演算において、正常なパリティ演算範囲指定を可能
にするパリティ演算回路を提供する。 【解決手段】 フレームの先頭位置とフレーム同期パタ
ーン位置の差で決定されるビット数を有するシフトレジ
スタ６及びパラレルパリティ演算部７の採用により、同
期検出のタイミングで、必ずフレームの先頭からそのと
き点までの水平パリティが演算される。カウンタ停止中
の同期検出とき、同期外れ前のフレームの先頭から継続
して演算されている誤った範囲の演算値と、同期を回復
したフレームの先頭からの正常な範囲での演算値とを入
れ替えることにより正常なパリティ演算を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信装置で用いら
れる同期伝送信号においてフレーム単位でパリティチェ
ックを行うためのパリティ演算回路に関する。

【０００２】

【従来の技術】フレーム内のあるフレーム同期パターン
位置で同期をとり、フレームの先頭から終わりまでの１
フレームをパリティ演算の範囲とし、その演算結果を次
フレームのパリティビットとするような伝送データ（例
えばSDH信号）のパリティチェックを行うためのパリテ
ィ演算回路が知られている。

【０００３】図４は、この種の従来のパリティ演算回路
の一例を示した図である。図４に示すパリティ演算回路
は、ＰＴＹ（パリティ演算部）４１、同期検出回路４
２、カウンタ制御回路３、カウンタ４、フレームパルス
生成回路（ＦＰ ＧＥＮ）５を含んで構成される。同期
検出回路４２には、伝送路からのデータ信号DATAと図示
しない外部からのクロック信号CLKとが入力され、デー
タ信号DATAに含まれているフレーム同期パターンFPINの
検出を行う。フレーム同期パターンが検出されない場合
は同期外れ信号LOFを出力する。カウンタ制御回路３
は、同期検出回路４２の上記各出力信号から、カウンタ
４をデータ信号DATAに同期させるための制御を行う。

【０００４】ＦＰ ＧＥＮ５は、カウンタ４の値をデコ
ードし、フレームの同期位置を示す信号ＦＰ１と、パリ
ティ演算範囲を決定する信号ＦＰ２の２種類の信号（フ
レームパルス）を生成する。パリティ演算部４１は、受
信したデータ信号DATAに対し、信号ＦＰ２で区切られる
各区間範囲で水平パリティ演算を行う。図５は、図４の
パリティ演算部４１として使用可能な回路の詳細図であ
る。

【０００５】図５に示すとおり、パリティ演算部４１
は、ＡＮＤゲート１０、ＥＸ−ＯＲ（排他的論理和）ゲ
ート１１、フリップフロップ１２，１４、及びセレクタ
１３とを有し、伝送路からのデータ信号ＤＡＴＡに対
し、フレーム単位で水平パリティ演算を行う。パリティ
演算範囲を決定する信号ＦＰ２がＬｏｗレベル（以下、
Ｌと表記する）のとき、パリティ演算部４１は、セレク
タ１３により出力値の更新を行い、直前のフレームのパ
リティ演算の結果をＰＴＹ信号として出力するととも
に、パリティ演算の値をクリアする。

【０００６】この従来のＰＴＹ４２の動作を、図６のタ
イムチャートを用いて説明する。なお、説明の便宜のた
め、入力されるデータ信号DATAは１フレーム１６ビット
とし、フレームの先頭をＳ、フレーム同期パターンを
Ｆ、フレームの終わりをＥ、パリティビットをＰと定義
する。カウンタ４は、各フレームの先頭からその終わり
まで入力ビットをカウントし、入力されたビットの数に
対応する計数値COUNTを出力する（本例では１６：０〜
Ｆ）。このカウンタ４は、１フレームが終了すると計数
値COUNTがリセットされるようになっている。

【０００７】ＦＧ ＧＥＮ５は、計数値COUNTをデコー
ドし、所定の計数値COUNTに達した時点で上記信号ＦＰ
１、ＦＰ２を生成する（ＦＰ１：ＣＯＵＮＴ＝５で
“Ｌ”、ＦＰ２：ＣＯＵＮＴ＝０で“Ｌ”）。各信号Ｆ
Ｐ１、ＦＰ２を生成させるための計数値COUNTをいかに
設定するかは、入力されるデータ信号DATAのフレーム構
成、フレーム中のフレーム同期パターンの位置、パリテ
ィ演算範囲等に応じて予め定めることになる。この例で
は、フレーム同期パターンFPINがフレームの先頭から５
ビット離れているので、信号ＦＰ１を発生させる計数値
COUNTは「５」に設定しているが、もしフレーム同期パ
ターンFPINがフレームの先頭から７ビット離れているの
であれば、信号ＦＰ１を発生させる計数値COUNTを
「７」に設定する。

【０００８】同期検出回路４２は、データ信号DATAから
検出したフレーム同期パターンFPINと、ＦＰ ＧＥＮ５
からの信号ＦＰ１とが時間一致したときに同期が検出さ
れたと判断し、一方、不一致のときには同期が外れたと
判定する。同期外れのときは、同期検出回路４２から出
力される同期外れ信号LOFのレベルが“Ｌ”となる。

【０００９】カウンタ制御回路３は、同期外れ信号LOF
の立下りをトリガとしてカウンタ４を停止させる（ＳＴ
ＯＰ＝Ｌ）。また、カウンタ制御回路３は、同期外れ中
にフレーム同期パターンFPINが“Ｌ”であることを検出
することで、カウンタ４の停止状態を解除（ＳＴＯＰ＝
Ｈ：ＨはＨｉｇｈレベル、以下同じ）し、カウンタ４を
再起動させる。同期状態では、信号ＦＰ２（＝Ｌ）はフ
レームの先頭位置Ｓと一致するため、図５の回路におけ
るパリティ演算範囲（ＰＴＹ演算範囲）は、図６（ＰＴ
Ｙ演算範囲ｄ）に示すように、フレームの先頭ビットＳ
から終わりＥまでとなる。同期検出回路４２は、同期外
れ状態を検出した後、最初にデータ信号DATAから検出し
たフレーム同期パターンFPINと、ＦＰ ＧＥＮ５からの
信号ＦＰ１とが時間的に一致したときに同期が回復され
たと判断し、同期外れ信号LOFの出力を停止する（ＬＯ
Ｆ＝Ｈ）。

【００１０】

【発明が解決しようとする課題】上述した従来のパリテ
ィ演算回路は、信号ＦＰ２によりＰＴＹ演算範囲を決定
しているが、同期外れ信号LOFの出力後、最初にフレー
ム同期パターンFPINが検出されるまではカウンタ４を停
止させているため、カウンタ４が再起動した後に出力さ
れる信号ＦＰ２によって区切られるＰＴＹ演算範囲は、
同期外れ信号LOFを検出する直前のフレームの先頭から
次に信号ＦＰ２が“Ｌ”になるまでの範囲となってしま
う。すなわち、同期回復直後の最初のＰＴＹ計算範囲ｃ
（図６）は、図示されるように、本来のフレーム長（フ
レームの先頭Ｓから終わりＥまで）よりも長い誤った範
囲である。したがって、同期回復後の最初のＰＴＹ信号
は、誤った範囲で計算された値となり、続くフレームの
パリティビットとのパリティチェックにおいてパリティ
エラーが発生してしまうという問題があった。

【００１１】本発明の課題は、一旦同期外れが検出され
た後、再度同期が回復した直後においても、本来のフレ
ーム長どおりの正しい範囲でパリティ演算を行うことが
できる、改良されたパリティ演算回路を提供することに
ある。

【００１２】

【課題を解決するための手段】本発明は、パリティ演算
に誤りが発生してしまう同期回復後１回目のパリティ演
算ときにのみ動作するセレクタと、ｎビットレジスタ及
びｎビットパラレルパリティ演算回路の追加により、誤
りの原因となるカウンタ停止中の正常な範囲指定が可能
になる点に着目したものである。すなわち、フレームの
先頭位置とフレーム同期パターン位置の差で決定される
ビット数ｎを有するシフトレジスタ及びパリティ演算部
を採用することにより、同期検出のタイミングで、必ず
フレームの先頭からその時点までの水平パリティが演算
される。カウンタの停止中にフレーム同期パターンが検
出されたとき、誤った範囲で継続して演算された値と、
上記のフレーム先頭からの正常な範囲での演算値とを入
れ替えることにより、正確なパリティ演算結果を得るこ
とが可能になる。

【００１３】上記視点に基づく本発明のパリティ演算回
路は、受信した同期伝送信号のパリティ演算をフレーム
単位で行うパリティ演算回路であって、フレーム同期外
れ状態及び同期回復状態を検出する同期検出回路と、フ
レーム同期外れ状態が検出された後、同期回復状態が検
出されたときに、回復されたフレームの先頭から所定の
フレーム同期パターンまでの範囲のビット列のパリティ
演算結果を出力するパリティ演算部と、を有することを
特徴とする。

【００１４】本発明の他のパリティ演算回路は、所定の
フレーム同期パターンと先行するフレームのビット列の
パリティ演算結果であるパリティビットとを持つフレー
ムに区分してデータが伝送される同期通信方式用のパリ
ティ演算回路であって、フレーム同期外れ状態及び同期
回復状態を検出する同期検出回路と、フレーム同期外れ
状態が検出された後、同期回復状態が検出されるまでに
受信したデータを保持するデータ保持手段と、同期回復
状態が検出されたときに、保持されているデータ中の所
定のデータ範囲のビット列に対してパリティ演算を行
い、その演算結果を同期が回復したフレームのフレーム
同期パターン以前のビット列のパリティ演算結果として
出力するパリティ演算部とを有することを特徴とする。

【００１５】さらに、本発明の他のパリティ演算回路
は、フレーム中に、データ信号、クロック信号、所定の
フレーム同期パターンデータを挿入してデータ伝送を行
う通信装置において使用されるパリティ演算回路であっ
て、以下の要素を備えて構成される。 （１）受信したフレーム中のビット数を計数してその計
数値を出力するカウンタ、 （２）このカウンタからの計数値に応答してフレームの
区切りを示す第１パルス信号とフレーム中のフレーム同
期パターンがあるべき位置を示す第２パルス信号とを出
力するフレームパルス生成手段、 （３）伝送路からのデータ信号、クロック信号、及び前
記フレームパルス生成手段からの前記第２パルス信号を
受信し、前記第２パルス信号と受信した伝送路からのデ
ータ信号から抽出した前記フレーム同期パターンとが時
間的に一定の関係にある場合に同期確立信号を出力し、
それ以外の場合には同期外れ信号を生成する同期検出回
路、 （４）前記同期外れ信号を受信した場合に前記カウンタ
の計数動作を停止させる停止信号を出力するカウンタ制
御回路、 （５）伝送路からのデータ信号と外部クロック信号とを
受信し、前記第１パルス信号に従ってフレーム単位の水
平パリティ計算を行うシリアルパリティ演算部、 （６）伝送路からのデータ信号と外部クロック信号とを
受信し、データ信号を順次所定数蓄積し、蓄積されたビ
ットの垂直パリティ計算を行うパラレルパリティ演算
部、 （７）前記シリアルパリティ演算部の出力と前記パラレ
ルパリティ演算部の出力とを受信し、前記カウンタ制御
回路からの停止信号の存在下で前記同期検出回路からの
同期確立信号が検出された場合に、前記シリアルパリテ
ィ演算部からの出力信号に代えて前記パラレルパリティ
演算部からの出力を前記シリアルパリティ演算部の入力
に選択的に出力するデータ選択回路。

【００１６】

【発明の実施の形態】以下、本発明のパリティ演算回路
の一実施形態を図面を参照して説明する。図１は、本発
明のパリティ演算回路の一実施形態のブロック図であ
る。このパリティ演算回路は、パリティ演算部１、同期
検出回路２、カウンタ制御回路３、カウンタ４及びＦＰ
ＧＥＮ５を含んで構成される。説明の便宜のため、図
１では、特にことわらない限り、図４において説明した
回路又は信号と同等の回路等については同じ名称及び記
号を付してある。

【００１７】パリティ演算部１には、伝送路からのデー
タ信号DATA、同期検出回路２からのフレーム同期パター
ンFPIN、クロック信号CLK、カウンタ制御回路３からの
カウンタ制御信号STOP、ＦＰ ＧＥＮ５からの信号ＦＰ
２が入力され、従来回路と同様、ＰＴＹ信号が出力され
るようになっている。

【００１８】同期検出回路２には、データ信号DATA及び
クロック信号CLKが入力され、同期状態（同期回復状
態）を表すフレーム同期パターンFPINと同期外れ状態を
表す同期外れ信号LOFが出力される。カウンタ制御回路
３には同期検出回路２からの出力信号LOF、FPINとが入力
され、カウンタ４の動作を許可または禁止するカウンタ
制御STOPが出力される。カウンタ４は、カウンタ制御信
号STOPに従い、フレーム内のビット数を計数して、その
計数値COUNTを出力する。ＦＰ ＧＥＮ５には、カウン
タ４からの計数値COUNTが入力され、２種類の信号（フ
レームパルス）ＦＰ１及びＦＰ２が出力される。

【００１９】同期検出回路２、カウンタ制御回路３、カ
ウンタ４、ＦＰ ＧＥＮ５の動作については、すでに図
４を参照してして説明した従来回路と基本的には同じで
あるので、重複説明は省略する。従来回路と本実施形態
とが異なる点は、本実施形態のパリティ演算回路では、
パリティ演算部１にデータ信号DATAから検出したフレー
ム同期パターンFPINとカウンタ制御回路３からのカウン
タ制御信号ＳＴＯＰが入力されること、及び後述するよ
うにパリティ演算部１内部の回路構成にある。

【００２０】本実施形態によるパリティ演算部１の具体
的な回路構成例を図２に示す。図２に示すように、パリ
ティ演算部１は、ｎビットシフトレジスタ６、ｎビット
のパラレルパリティ演算部（ｎビット入力のＥＸ−ＯＲ
ゲート）７、データセレクタ８、ＡＮＤゲート９，１
０、ＥＸ−ＯＲ（排他的論理和）ゲート１１、フリップ
フロップ１２，１４、及びセレクタ１３を含んで構成さ
れる。

【００２１】ｎビットシフトレジスタ６のＤ入力には伝
送路からのデータ信号DATAが、クロック入力にはクロッ
ク信号CLKがそれぞれ入力され、内部のｎビット分のデ
ータがパラレルに出力される。ｎビットのパラレルパリ
ティ演算部７の入力にはｎビットシフトレジスタ６の出
力が与えられ、入力信号の排他的論理和が信号ｎＰＴＹ
Ｐとして出力される。データセレクタ８のＡ入力にはｎ
ビットのパラレルパリティ演算部７からのｎＰＴＹＰ信
号が与えられ、そのＢ入力にはフリップフロップ１２の
出力が与えられ、その選択信号入力にはＡＮＤゲート９
の出力が結合され、その出力ＹはＡＮＤゲート９の入力
に結合されている。

【００２２】ＡＮＤゲート１０には、データセレクタ８
の出力と、ＦＰ ＧＥＮ５からの信号ＦＰ２とが入力さ
れ、その出力はＥＸ−ＯＲゲート１１に入力されるよう
になっている。ＥＸ−ＯＲゲート１１には、信号ＦＰ２
とデータ信号DATAとが入力され、その出力はフリップフ
ロップ１２に入力されるようになっている。フリップフ
ロップ１２は、ＥＸ−ＯＲゲート１１からの出力をＤ入
力とし、信号ＦＰ２をクロック入力とし、その出力はデ
ータセレクタ８のＢ入力及びセレクタ１３のＡ入力に結
合されている。セレクタ１３は、フリップフロップ１２
からの出力及びフリップフロップ１４の出力をそれぞれ
選択入力とし、信号ＦＰ２を選択信号としており、その
出力はフリップフロップ１４に結合されている。フリッ
プフロップ１４は、セレクタ１３の出力を入力とし、ク
ロック信号CLKをクロック入力としており、その出力
は、セレクタ１３の入力に結合されるとともにＰＴＹ信
号として図示しない外部回路に出力されるようになって
いる。

【００２３】このように、本実施形態に使用されるパリ
ティ演算部１が図５に示した従来のパリティ演算部４１
と異なるのは、主として、ｎビットシフトレジスタ６、
ｎビットのパラレルパリティ演算部（ｎビット入力のＥ
Ｘ−ＯＲ）７、データセレクタ８、及びフレーム同期パ
ターンFPINとカウンタ制御信号STOPの論理積を取るため
のＡＮＤゲート９を備えた点である。

【００２４】次に、本実施形態のパリティ演算回路の動
作を図３を参照して説明する。便宜上、このパリティ演
算回路に入力されるデータ信号DATAは、図６で説明した
ものと同じフレーム構成を持つものとする。ただし、こ
のようなフレーム構成に限定されるものではなく、フレ
ーム同期パターンを有するものであればどのような構成
であってもよい。また、本例の場合、フレーム同期パタ
ーンFPINの位置は、フレームの先頭から５ビット目であ
るが、この位置に固定されるべきものではなく、どのよ
うな位置に配されてもよい。

【００２５】ここで、ｎビットシフトレジスタ６及びｎ
ビットのパラレルパリティ演算部７のビット数ｎは、デ
ータ信号DATAのフレーム先頭位置Ｓとフレーム同期パタ
ーンFPINの位置Ｆの差に従って決定される値で、本実施
形態におけるフレームデータ構成の場合、ｎは「５」と
なる。

【００２６】本実施形態のパリティ演算回路は、パリテ
ィ演算部１を除き、図４乃至図６を参照して説明した従
来回路と基本的には同様に動作する。すなわち、同期検
出回路２は、データ信号DATAから検出したフレーム同期
パターンFPINと、ＦＰ ＧＥＮ５からの信号ＦＰ１とを
常に比較し、両者の時間的位置が一定の関係にない場
合、例えば両者が時間的に不一致のときは同期外れ状態
と判断して、同期外れ信号LOFを出力する。カウンタ制
御回路３は、同期外れ信号LOFの立ち下がりをトリガと
して、カウンタ制御信号STOPを出力し、カウンタ４を停
止させる（ＳＴＯＰ＝Ｌ）。さらに、同期外れ信号LOF
が“Ｌ”である期間中に、フレーム同期パターンFPINが
“Ｌ”であることを検出すると、カウンタ制御信号STOP
を解除し（ＳＴＯＰ＝Ｈ）、カウンタ４を再起動させ
る。つまり、カウンタ４は、同期外れ信号LOFが出力さ
れたときに停止し、同期外れ信号LOFが出力中にフレー
ム同期パターンFPINが“Ｌ”になることをトリガとして
再起動する。一方、同期外れ信号LOFの出力中において
も、パリティ演算部１内部においては、それまでと同様
にパリティ演算が継続して行われている。したがって、
図６に示すように、同期検出１回目のときの内部パリテ
ィ演算値ＰＴＹＳ（フリップフロップ１２の出力）の値
Ｙの演算範囲は、図２の範囲Ｙに示すカウンタ４停止前
の信号ＦＰ２が“Ｌ”の位置から継続した範囲となる。

【００２７】一方、ｎビットシフトレジスタ６には、デ
ータ信号DATAがクロック信号CLKに同期して入力され、
保持される。ｎビットパラレルパリティ演算部７は、ｎ
ビットシフトレジスタ６からパラレルに出力されるｎビ
ット前からのデータ信号DATAを受信し、そのｎビットに
つき垂直パリティ演算を行い、その演算値ｎＰＴＹＰを
セレクタ８のＡ入力に出力する。

【００２８】すでに説明したように、ｎビットシフトレ
ジスタのビット数ｎは、フレーム先頭位置Ｓとフレーム
同期パターン位置Ｆの差で決定しているので、同期検出
時（ＦＰＩＮ＝Ｌ）の演算値ｎＰＴＹＰ（Ｘ）は、図２
の範囲Ｘにおけるパリティ演算結果、つまりフレームの
先頭Ｓから１回目の同期検出時までの水平パリティ演算
を行った場合の値となる。

【００２９】ＡＮＤゲート９には、フレーム同期パター
ンFPINとカウンタ制御信号ＳＴＯＰとが入力され、その
出力はデータセレクタ８の出力選択信号（ＳＥＬ）とし
てデータセレクタ８に入力される。データセレクタ８
は、出力選択信号ＳＥＬが“Ｌ”のときにｎビットパラ
レルパリティ演算部７の出力信号ｎＰＴＹＰを、出力選
択信号SELが“Ｈ”のときにシリアルパリティ演算部１
１の出力信号ＰＴＹＳをそれぞれ選択し、ＡＮＤゲート
１０にフィードバックする。出力選択信号SELが“Ｌ”
となるのは、フレーム同期パターンFPINとカウンタ制御
信号STOPが共に“Ｌ”のとき、すなわちカウンタ４の停
止中にフレーム同期パターンFPINを検出した場合であ
る。

【００３０】すなわち、同期外れ状態の検出後、最初に
フレーム同期パターンFPINを検出したときにのみ出力選
択信号ＳＥＬが“Ｌ”となり、データセレクタ８の出力
は、ｎビットパラレルパリティ演算部７による演算値ｎ
ＰＴＹＰに切り替わって、カウンタ４が停止する前の信
号ＦＰ２が“Ｌ”の位置から継続して演算されている演
算値ＰＴＹＳのパリティビットＹの代わりに、フレーム
の先頭位置Ｓから演算された演算値ｎＰＴＹＰのパリテ
ィビットＸがＡＮＤゲート１０にフィードバックされる
ようになる。

【００３１】以降、続けてフレーム同期パターンが検出
されても出力選択信号SELが“Ｌ”となることはないの
で、データセレクタ８からは、フリップフロップ１２の
出力値ＰＴＹＳが出力されることになる。

【００３２】これにより、同期外れ状態検出後、最初に
フレーム同期パターンFPINが検出された直後の内部パリ
ティ演算値ＰＴＹＳのビットＺの演算範囲は、図２の範
囲Ｚに示すように、当該フレームの先頭Ｓからとなる。
よって、カウンタ４が再起動してから次の信号ＦＰ２が
“Ｌ”で更新されるパリティ演算部１の出力値は、図２
のＰＴＹ演算範囲ａに示すように、直前のフレームの先
頭Ｓからの正常範囲で計算された正常な値となる。

【００３３】

【発明の効果】以上の説明から明らかなように、本発明
のパリティ演算回路によれば、同期回復時に同期検出を
した最初のフレームから正常な範囲でのパリティ演算を
行うことができ、パリティエラーの発生を防ぐことがで
きるようになる。

【図面の簡単な説明】

【図１】本発明のパリティ演算回路の一実施形態を示す
ブロック図。

【図２】本実施形態のパリティ演算回路の詳細構成図。

【図３】本実施形態のパリティ演算回路の動作タイミン
グ図。

【図４】従来のパリティ演算回路のブロック図。

【図５】従来のパリティ演算回路の詳細構成図。

【図６】従来のパリティ演算回路の動作タイミング図。

【符号の説明】

１，４１ パリティ演算部 ２，４２ 同期検出回路 ３ カウンタ制御回路 ４ カウンタ ５ ＦＰ ＧＥＮ（フレームパルス生成器） ６ ｎビットシフトレジスタ ７ パラレルパリティ演算部 ８ データセレクタ ９，１０ ＡＮＤゲート １１ ＥＸ−ＯＲ（排他的論理和）ゲート １２，１４ フリップフロップ １３ セレクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 受信した同期伝送信号のパリティ演算を
   フレーム単位で行うパリティ演算回路であって、 フレーム同期外れ状態及び同期回復状態を検出する同期
   検出回路と、 フレーム同期外れ状態が検出された後、同期回復状態が
   検出されたときに、回復されたフレームの先頭から所定
   のフレーム同期パターンまでの範囲のビット列のパリテ
   ィ演算結果を出力するパリティ演算部と、 を有することを特徴とするパリティ演算回路。
2. 【請求項２】 所定のフレーム同期パターンと先行する
   フレームのビット列のパリティ演算結果であるパリティ
   ビットとを持つフレームに区分してデータが伝送される
   同期通信方式用のパリティ演算回路であって、 フレーム同期外れ状態及び同期回復状態を検出する同期
   検出回路と、 フレーム同期外れ状態が検出された後、同期回復状態が
   検出されるまでに受信したデータを保持するデータ保持
   手段と、 同期回復状態が検出されたときに、保持されているデー
   タ中の所定のデータ範囲のビット列に対してパリティ演
   算を行い、その演算結果を同期が回復したフレームのフ
   レーム同期パターン以前のビット列のパリティ演算結果
   として出力するパリティ演算部とを有することを特徴と
   するパリティ演算回路。
3. 【請求項３】 フレーム中に、データ信号、クロック信
   号、所定のフレーム同期パターンデータを挿入してデー
   タ伝送を行う通信装置において使用されるパリティ演算
   回路であって、 受信したフレーム中のビット数を計数してその計数値を
   出力するカウンタと、 このカウンタからの計数値に応答してフレームの区切り
   を示す第１パルス信号とフレーム中のフレーム同期パタ
   ーンがあるべき位置を示す第２パルス信号とを出力する
   フレームパルス生成手段と、 伝送路からのデータ信号、クロック信号、及び前記フレ
   ームパルス生成手段からの前記第２パルス信号を受信
   し、前記第２パルス信号と受信した伝送路からのデータ
   信号から抽出した前記フレーム同期パターンとが時間的
   に一定の関係にある場合に同期確立信号を出力し、それ
   以外の場合には同期外れ信号を生成する同期検出回路
   と、 前記同期外れ信号を受信した場合に前記カウンタの計数
   動作を停止させる停止信号を出力するカウンタ制御回路
   と、 伝送路からのデータ信号と外部クロック信号とを受信
   し、前記第１パルス信号に従ってフレーム単位の水平パ
   リティ計算を行うシリアルパリティ演算部と、 伝送路からのデータ信号と外部クロック信号とを受信
   し、データ信号を順次所定数蓄積し、蓄積されたビット
   の垂直パリティ計算を行うパラレルパリティ演算部と、 前記シリアルパリティ演算部の出力と前記パラレルパリ
   ティ演算部の出力とを受信し、前記カウンタ制御回路か
   らの停止信号の存在下で前記同期検出回路からの同期確
   立信号が検出された場合に、前記シリアルパリティ演算
   部からの出力信号に代えて前記パラレルパリティ演算部
   からの出力を前記シリアルパリティ演算部の入力に選択
   的に出力するデータ選択回路と、 を含むことを特徴とするパリティ演算回路。
4. 【請求項４】 前記パラレルパリティ演算部は、フレー
   ムの先頭位置とフレーム同期パターンの位置との差に等
   しい数ｎ（ｎは２以上の自然数）の幅を持つシフトレジ
   スタと、ｎ個の入力を持つ排他的論理和回路とを含み、
   順次入力されるデータ信号のビットとすでに保持されて
   いるｎ−１個のビットとの間で垂直パリティ演算を行う
   ことを特徴とする請求項３記載のパリティ演算回路。
5. 【請求項５】 前記通信装置は、先行するフレームのパ
   リティ演算結果をパリティビットとしてフレーム中に含
   ませるものであることを特徴とする請求項３または４記
   載のパリティ演算回路。