KR100410789B1

KR100410789B1 - 동기재생회로

Info

Publication number: KR100410789B1
Application number: KR1019960018726A
Authority: KR
Inventors: 다까히꼬 마스모또; 가쯔히로 기무라; 히로시 가네꼬
Original assignee: 산요덴키가부시키가이샤
Priority date: 1995-05-31
Filing date: 1996-05-30
Publication date: 2004-04-28
Also published as: KR960043627A; EP0746121A2; US5809094A; DE69634938T2; EP0746121B1; EP0746121A3; DE69634938D1

Abstract

동기 패턴으로서의 오프셋워드를 오프셋 검출 회로(2)가 검출한다. 이 검출에 트리거되어 메인, 서브 동기 검출 회로(5, 6)이 오프셋워드의 주기성을 소정의 후방 보호 기간만큼 검출한다. 양쪽 동기 검출 회로(5, 6)은 서로 다른 타이밍에서 오프셋워드를 검출한다. 그래서, 한쪽의 동기 검출 회로(5, 6)에 있어서의 동기 검출이 실패했을 때에 다른 쪽의 동기 검출 회로(5, 6)의 검출 결과를 이용할 수 있다. 또한, 후방 보호 기간의 수신 데이타는 데이타 메모리(11)에 기억된다. 따라서, 동기 검출 후, 기억되어 있는 데이타를 수신 데이타로서 이용할 수 있다. 또한, 동기 확립 후에도 동기 검출 회로(5, 6)에 있어서, 확립된 동기와 다른 타이밍에서의 오프셋워드의 주기성 검출을 계속한다. 따라서, 확립된 동기가 잘못된 때에 바로 수정할 수 있다.

Description

동기 재생 회로

본 발명은 RDS(Radio Data System) 방송과 같이 미리 정해진 동기 신호가 부가된 신호를 수신하여 시스템의 동기를 확립하는 동기 재생 회로에 관한 것이다.

종래에는 송신측과 수신측의 동기를 취하기 위해, 송신해야 할 신호에 일정한 주기로 미리 정해진 동기 신호를 부가하는 것이 행해졌다. 특히, 디지탈 신호를 수신하는 시스템에 있어서는 시스템의 동기를 확립하기 위해 송신시에 부가된 동기 신호를 정확하게 검출하여 그 주기성을 판단할 필요가 있다.

그러나, 동기 신호의 동기 패턴은 자주 데이타 중에 우연히 발생하는 가짜 동기 패턴에 의해 잘못 검출되는 일이 있어, 동기 회로가 그 타이밍에 기초하여 동기 포획 동작을 개시하는 경우가 있다.

그래서, 동기 회로는 전송로 상에 있어서 데이타에 오류가 발생하는 것을 고려하여, 최초에 동기 패턴을 검출한 타이밍을 기초로 하여 주기성을 만족하는 동기 패턴이 검출되는 것을 몇회 기다리도록 회로를 구성하고, 소정 회수 올바른 동기 패턴을 검출했을 때에 시스템의 동기를 확립하도록 하고 있다. 이와 같은 구성은 일반적으로 보호 회로라 칭해지고, 이 보호 회로는 비동기시의 후방 기간에 있어서 보호 동작을 행하기 때문에 후방 보호 회로라 칭해진다.

예를 들면, RDS 방송에 있어서는, 전송 데이타는 1블럭 26비트를 단위로 하여 구성되고, 데이타 중에 포함되는 10 비트의 패리티 비트에 특정 동기 패턴을 부가한다. 수신측에서는 그 부가된 동기 패턴을 검출함으로써 동기를 확립한다. 이 특정 동기 패턴에는 A, B, C, C', D, E 등의 종류가 있고, 각각 오프셋워드A, 오프셋워드B 등으로 칭해진다. 오프셋워드의 검출은 수신된 26비트의 각 블럭 신호를 신드롬레지스터에 입력하고, 신드롬이 각 오프셋워드에 대응한 특정값을 갖는 것을 이용하여 행한다. 전송되는 오프셋 워드는 A→ B→ C(C')→ D→ A로 미리 정해진 순서로 순환하도록 부가되는 것이 정해져 있고, 이 순서로 26비트 간격으로 오프셋워드를 검출함으로써 시스템의 동기를 재생하도록 하고 있다.

종래는 상술한 바와 같이 데이타 중에 발생하는 가짜 동기 패턴에 의해 잘못 동기 포획 동작을 개시한 경우, 시스템이 정하는 후방 보호 기간 동안에, 이 가짜 동기 패턴을 근본으로 한 잘못된 타이밍에서 동기 패턴을 검출하려고 동작한다. 그러나, 잘못된 타이밍에서 다음에 재차 동기 패턴이 검출되는 것은 드물고, 많은 경우 후방 보호 기간 내에 다음의 동기 패턴을 검출할 수 없다. 이 때문에, 후방 보호 기간 후에 새롭게 동기 패턴을 다시 발견하여, 새롭게 검출한 동기 패턴에 의해 재차 동기 포획 동작을 개시할 필요가 생겨서 동기 확립이 늦어지게 된다.

또한, 종래에 오류 정정 등의 후단의 데이타 처리는 동기가 확립된 데이타 블럭에서부터 행해지고 있었다. 이것은 동기의 후방 보호 기간 중의 데이타는 반드시 타이밍이 올바른 것만은 아니기 때문에 이 기간의 데이타를 사용하여 후단의 데이타 처리를 행해도 정확한 처리를 할수 없게 된다는 것을 생각할 수 있기 때문이다.

그러나, 올바른 타이밍이 검출된 후라면, 후방 보호 기간 중의 데이타 블럭도 유효한 데이타 처리가 가능할 것이다. 따라서, 후방 보호 기간에 있어서의 유효 데이타를 이용할 수 없다는 문제가 있었다.

또한, 종래에 동기 검출 회로는 전송로 상에 있어서 데이타에 오류가 발생하여 동기 패턴을 검출할 수 없게 되는 것을 고려하여, 몇번 동기 패턴을 연속하여 검출할 수 없게 되었을 때에 동기를 취하지 않도록 제어하고 있다. 이와 같은 제어는 비동기시의 전방 기간에서 행해지므로, 통상 전방 보호 동작이라 칭해진다.

한편, 동기 패턴은 자주 데이타 중에 우연히 발생하는 가짜 동기 패턴이나, 전송로 상에서 발생하는 페이딩 등의 방해 등에 의해 잘못된 타이밍에서 검출되는 경우가 있어, 수신기의 동기 재생 회로가 그 올바르지 않은 타이밍에 기초하여 시스템의 동기를 확립해버리는 경우가 있다.

이와 같이, 일단 잘못된 타이밍에서 동기가 확립되어 버리면, 수신 시스템에서 미리 정해져 있는 상기 전방 보호 기간 동안에는 잘못된 타이밍의 동기를 유지하게 되어, 전방 보호 조건을 만족했을 때에 비로소 수신 시스템의 동기가 해제되어 새로운 동기 패턴의 재포획 동작이 개시되게 된다.

따라서, 올바른 동기 패턴을 검출할 때까지 시간이 걸려 버린다는 문제가 있다.

본 발명의 목적은 복수의 동기 검출에 의해 조기에 동기를 확립하는 데에 있다.

본 발명의 다른 목적은 동기 확립 전에 얻어지고 있는 올바른 데이타를 유효하게 이용하는 데에 있다.

본 발명의 또 다른 목적은 잘못된 타이밍에서 동기가 확립했을 때에 동기 확립을 다시 조기에 완료하는 데에 있다.

본 발명에서는 복수의 동기 검출 회로를 구비하여, 각 동기 검출 회로가 서로 다른 타이밍의 동기 패턴 검출 출력에 의해 동작하므로, 예를 들어 하나의 동기 회로가 데이타 중에 우연히 발생한 가짜 동기 패턴을 검출하여 동기 포획 동작을 개시해도 그 후방 보호 기간에 다른 동기 회로가 진짜 동기 패턴을 검출하여 동작을 개시한다. 이 때문에, 가짜 동기 패턴에 의한 후방 보호 기간의 종료 후에 새롭게 동기 포획 동작을 개시하는 것에 비해 현저하게 짧은 시간에 올바른 동기 패턴에 의한 동기 확립을 달성할 수 있게 되어 동기 확립까지의 시간이 가짜 동기 패턴에 영향 받는 일이 없어진다.

또한, 본 발명에 따르면, 수신된 데이타로부터 동기 패턴을 검출하여 동기 검출 회로에 의해 후방 보호 동작을 개시한 시점에서부터 수신 데이타를 순차 데이타 블럭마다 데이타 메모리에 저장한다. 이 시점에서는 메모리에 저장한 후방 보호 데이타가 올바른 타이밍의 데이타인지 어떤지 알 수 없지만, 동기가 확립한 시점에서 메모리로부터 저장한 후방 보호 기간의 데이타를 출력하므로 유효한 데이타 블럭의 데이타 처리가 가능해진다.

또한, 데이타 메모리에 저장하는 데이타로서, 동기 검출 회로에 있어서의 후방 보호 동작 중에 오류 동작을 행한 데이타를 기억함으로써 데이타 처리의 고속화가 도모된다.

또한, 본 발명에서는 동기 확립 후에도 동기 검출 동작을 실행하여 확립되어 있는 현재의 동기 타이밍 이외의 타이밍에서 일정 조건을 만족하는 동기 패턴이 주기적으로 검출되면, 새롭게 검출한 동기 타이밍으로 수신 시스템의 동기가 교체된다. 또한, 동기 확립 후의 동기 검출 조건이 동기 확립 전의 동기 검출 조건보다 엄격하게 설정되어 있으므로, 보다 확실한 동기가 확립되었을 때에만 동기 타이밍이 교체된다.

따라서, 현재의 동기 타이밍이 잘못 확립되어 있는 경우, 전방 보호 기간 동안에 동기가 해제되는 것을 기다릴 필요가 없고, 즉시 수신 시스템의 동기 타이밍을 올바른 동기 타이밍으로 교체할 수 있다.

이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.

제1도는 본 발명의 실시예의 구성을 도시한 블럭도로서, 여기에서는 1블럭의 데이타가 26비트로 구성되는 RDS 신호를 수신하는 회로에 대해 설명한다.

제1도에 있어서, 참조번호(1)은 입력 데이타를 1비트마다 순차 취입하여 취입된 최신 26비트 데이타를 1블럭으로서 보유하는 데이타 버퍼이고, 참조번호(2)는 데이타 버퍼(1)에 1비트의 데이타가 입력될 때마다 취입된 1블럭의 데이타 중에 소정의 오프셋워드가 존재하는지 어떤지 검출하는 동기 패턴 검출 회로로서의 오프셋 검출 회로이며, 참조번호(5)는 오프셋 검출 회로(2)에서의 검출 결과를 AND 게이트(3)을 통해 입력하여 검출된 오프셋워드가 일정한 후방 보호 조건을 만족하는 지의 여부를 판정하는 메시지 동기 검출 회로이고, 참조번호(6)은 오프셋 검출 회로(2)에서의 검출 결과를 AND 게이트(4)를 통해 입력하여 검출된 오프셋워드가 일정한 후방 보호 조건을 만족하는 지의 여부를 판정하는 서브 동기 검출 회로이며, 참조 번호(8)은 메인 동기 검출 회로(5) 또는 서브 동기 검출 회로(6)으로부터 출력되는 동기 검출 신호가 OR 게이트(7)을 통해 인가되어 이 동기 검출 신호에 의해 리셋됨으로써 수신 데이타와 시스템과의 동기를 확립하여 동기한 각종 타이밍 신호를 발생하는 타이밍 발생 회로이다.

메인 및 서브 동기 검출 회로(5, 6)에서 판정되는 후방 보호 조건은, 예를 들면 3블럭 중에 2회 올바른 타이밍에서 올바른 순서의 오프셋워드가 검출되었는가아닌가 하는 조건으로서, 이 조건이 성립했을 때 올바르게 동기했다고 판정하여 동기 검출 신호를 출력한다. 이 판정은, 예를 들면 데이타 블럭을 3블럭 판정하는 기간 등으로 시스템에서 결정되고 있어, 이 기간을 후방 보호 기간이라 한다.

메인 동기 검출 회로(5)는 서브 동기 검출 회로(6)에 비해 우선 순위가 높은 동기 검출 회로를 구성하는 것으로서, 이들 2개의 동기 검출 회로는 오프셋 검출 회로(2)로부터의 동일 타이밍의 오프셋 검출 출력에 의해 트리거되지 않도록 AND 게이트(3, 4)에 제어 신호 A, B가 입력되어 있다.

즉, AND 게이트(4)로의 제어 신호 A는 메인 동기 검출 회로(5)가 동작하고 있을 때에, 또 메인 동기 검출 회로가 검출하려고 하고 있는 동기 검출 타이밍 이외의 타이밍에서 「1」이 되는 신호이다. 따라서, 서브 동기 검출 회로(6)은 메인 동기 검출 회로(5)가 동작하고 있을 때에, 메인 동기 검출 회로가 검출하려고 하고 있는 동기 타이밍과는 다른 타이밍에서 오프셋 검출 회로(2)가 오프셋워드를 검출하면, 비로소 동작하도록 제어된다. 또, 메인 동기 검출 회로(5)가 동작 중이라는 것은 상술한 후방 보호 조건에 관한 판정을 행하고 있는 기간을 말한다.

한편, 또 하나의 AND 게이트(3)으로의 제어 신호 B는 서브 동기 검출 회로(6)이 동작하고 있지 않을 때에, 또는 서브 동기 검출 회로(6)이 동작하고 있을 때에, 또 서브 동기 검출 회로(6)이 검출하려고 하고 있는 동기 타이밍 이외의 타이밍에서 「1」이 되는 신호이다. 따라서, 메인 동기 검출 회로(5)는 서브 동기 검출 회로(6)이 동작하고 있지 않을 때에, 또는 서브 동기 검출 회로(6)이 동작하고 있을 때는 서브 동기 검출 회로(6)이 검출하려고 하고 있는 동기 타이밍과는 다른 타이밍에서 오프셋 검출 회로(2)가 오프셋워드를 검출하면 동작하도록 제어된다. 또, 서브 동기 검출 회로(6)이 동작 중이라는 것은 상술한 후방 보호 조건에 관한 판정을 행하고 있는 것을 의미한다.

이와 같이 어떤 동기 검출 회로도 동작하고 있지 않을 때는, 먼저 메인 동기 검출 회로(5)가 동작하고, 메인 동기 검출 회로(5)가 동작하고 있을 때에, 메인 동기 검출 회로(5)가 검출하려고 하고 있는 동기 타이밍과는 다른 타이밍에서 오프셋 워드가 검출되면 서브 동기 검출 회로(6)이 동작한다.

또한, 메인과 서브의 쌍방의 동기 검출 회로(5, 6)이 동작하고 있고, 메인 동기 검출 회로(5)에 있어서 후방 보호 기간에 조건이 만족되지 않을 때는 서브 동기 검출 회로(6)이 동작하고 있는 동기 타이밍 이외의 타이밍에서 오프셋워드가 검출되면, 메인 동기 검출 회로(5)는 그 타이밍에서 동기 검출 동작을 다시 개시한다.

이와 같이, 2개의 동기 검출 회로는 항상 동일한 타이밍에서 오프셋워드를 검출하는 일이 없도록 제어되고, 서로 보완하면서 진짜 동기 타이밍을 검출하도록 동작한다. 따라서, 오검출된 오프셋워드에 의해 동기 확립이 지연되는 일이 없이 항상 안정한 시간에 동기가 확립된다.

이하, 구체예에 대해 제2도를 참조하면서 설명한다.

제2도에 있어서, 신호(i)는 진짜 오프셋 검출 타이밍, 신호(ii)는 오프셋 검출 회로(2)에 의해 검출된 오프셋 검출 타이밍, 신호(iii)는 메인 동기 검출 회로(5)의 동작 타이밍, 신호(iv)는 서브 동기 검출 회로(6)의 동작 타이밍을 나타낸다.

오프셋 검출 회로(2)에서는 진짜 오프셋워드 검출 타이밍이 신호(i)로 나타나도록 되어 있어도 전송로 상에서 발생하는 방해나 노이즈 등에 의해 실제로는 신호(ii)로 나타낸 바와 같이 반드시 모든 동기 타이밍에서 오프셋을 검출할 수는 없다.

그래서, 지금 타이밍 a에 있어서 데이타 중에 의사 오프셋워드를 발생시켜, 오프셋 검출 회로(2)가 이 의사 오프셋워드를 검출해 버린다고 하면, 메인 동기 검출 회로(5)는 이 잘못된 타이밍에서 동기를 검출하려고 동작을 개시한다. 결국, 타이밍 a를 기점으로 해서 후방 보호 기간의 사이(이 경우 3회의 판정 사이), 26비트마다의 주기적인 타이밍 b, c에서 오프셋이 검출되었는지의 여부를 판정한다. 후방 보호 조건이 상술한 3회중 2회라고 하면, 타이밍 a, b, c 중 2회는 올바른 오프셋이 검출될 것이지만, 이 경우는 잘못된 타이밍에서 동기하려고 하고 있기 때문에 오프셋은 검출되지 않고, 타이밍 d에서 메인 동기 회로(5)는 리셋되어 버려 다시 동기 포획 동작을 개시한다.

서브 동기 검출 회로(6)이 존재하지 않는 경우는 메인 동기 검출 회로(5)가 재포획 동작을 개시한 후 적어도 올바른 오프셋을 2회 검출하지 않으면 안되므로,진짜 동기가 확립되는 것은 가장 빠르더라도 타이밍 f로 되어 잘못된 동기 검출에의해 동기의 확립은 크게 지연된다.

그렇지만, 본 실시예에서는 메인 동기 검출 회로(5)가 신호(iii)로 표시한 바와 같이 잘못 검출된 오프셋에 의해 동작을 개시해도 다른 타이밍에서 오프셋이검출되면 그 타이밍에서 서브 동기 검출 회로(6)이 동작을 개시하기 때문에, 타이밍 i에 있어서 진짜 오프셋이 오프셋 검출 회로(2)에서 검출되면, 그 타이밍 i에서 신호(iv)로 표시한 바와 같이 서브 동기 검출 회로(6)이 동작을 개시한다. 따라서, 2번째의 오프셋을 검출하는 타이밍 k에 있어서 진짜 동기가 확립하게 된다. 그리고, 동기가 확립되면 서브 동기 검출 회로(6)으로부터 동기 검출 신호가 송출되어 OR 게이트(7)을 통해 타이밍 발생 회로(8)을 리셋하고, 여기에서 수신 데이타에 동기한 타이밍 신호가 발생하게 된다.

그런데, 동기 검출 회로(5, 6)에는 후술하는 바와 같이 플립플롭이 설치되어 있어, 동기가 확립되면 H 레벨의 동기 검출 신호가 계속 출력되어 OR 게이트(7)의 출력이 H 레벨로 되므로, 한쪽의 동기 검출 회로에 의해 동기가 확립되면 동기 확립전에 동작을 개시한 다른 쪽의 동기 검출 회로에서 후방 보호 조건이 만족되어도 그 동기 검출 출력에서는 타이밍 발생 회로(8)은 리셋되지 않도록 구성되어 있다.

또, 동기 검출 회로는 상술한 실시예에서는 2개이지만, 3개의 회로 이상 접속하면 더욱 안정한 동기 검출을 실현할 수 있다.

다음에, 동기 확립 후에 있어서의 동기 검출 동작에 대해 설명한다.

본 실시예에서는 동기 확립 후에 있어서도 확립된 타이밍과 다른 타이밍에서 오프셋이 검출된 때에는 동기 회로가 동작하도록 구성되어 있다.

즉, 타이밍 발생 회로(8)은 동기 확립 상태로서, 확립된 동기 타이밍 이외의 타이밍에 있어서 H 레벨로 되는 제어 신호 C와, 동기 확립 상태에서 L 레벨로 되는 제어 신호 D를 출력하여, 제어 신호 D와 제어 신호 C를 입력하는 OR 게이트(9)의출력을 AND 게이트(3, 4)에 입력하도록 하고 있다. 이 때문에, 동기 검출 회로(5, 6)은 상술한 바와 같이 동기가 확립되어 있지 않은 상태에서는 전체 타이밍의 오프셋 검출 신호에 의해 동작함과 동시에, 동기 확립 후에는 확립된 동기 타이밍 이외의 타이밍에서 검출되는 오프셋 검출 신호에 의해 동작한다. 그리고, 이와 같은 동기 확립 후의 동기 검출 동작에 있어서, 동기 검출 회로(5, 6) 중 어느 하나가 새로운 타이밍에서 동기를 확립하면, 새롭게 검출한 타이밍의 동기 검출 신호가 타이밍 발생 회로(8)에 송출되고, 이 출력에 의해 타이밍 발생 회로(8)이 리셋되어 새로운 타이밍에서의 동기가 확립된다.

이와 같이, 동기 확립 후에 있어서도 동기 검출 동작이 계속되고, 현재의 동기 타이밍 이외의 타이밍에서 동기 검출 신호가 출력된 때에는 그 새로운 동기 타이밍으로 시스템의 동기가 교체된다.

그러나, 교체된 타이밍의 동기가 잘못된 검출에 기초하는 경우도 생각할 수 있으므로, 교체 후의 동기는 교체 전의 동기보다 확실하게 검출한 편이 바람직하다.

그래서, 여기에서는 동기 확립 후의 후방 보호 조건을 동기 확립 전의 조건 보다도 엄격하게 하고 있다.

즉, 동기 확립 전에, 예를 들면 5회중 2회의 오프셋 검출에서 동기를 확립하는 경우는, 동기 확립 후에는 3회중 2회 또는 3회 오프셋을 검출하지 않으면 동기를 확립하지 않도록 하고 있다. 또는, 최초에 동기를 확립한 때의 오프셋 검출 회수를 기억해 두고, 동기 확립 후에는 그 회수보다도 많은 오프셋이 검출된 때에 새로운 동기 타이밍으로 교체하도록 해도 좋다.

구체예를 제3도를 참조하면서 설명한다.

제3도에 있어서, 신호(i)는 진짜 오프셋 검출 타이밍, 신호(ii)는 오프셋 검출 회로(2)에 의해 검출된 오프셋 검출 타이밍, 신호(iii)는 동기 검출 회로(5, 6)에 의한 동기가 어긋날 때의 동작 타이밍, 신호(iv)는 동기 검출 회로(5, 6)에 의한 동기 확립 후의 동기 검출 동작 타이밍을 나타낸다.

지금, 타이밍 a에 있어서, 오프셋 검출 회로(2)가 의사 오프셋을 검출하면, 동기 검출 회로(5, 6) 중의 어느 하나가 타이밍 a를 기점으로 하여 26비트의 주기적인 타이밍 b, c에서 오프셋이 검출되었는 지의 여부를 판정한다. 후방 보호 조건이 3회중 2회인 경우에, 우연히 타이밍 c에서 오프셋을 검출해버리면, 동기 검출 회로는 이 타이밍에서 시스템을 잘못 동기 확립해 버린다.

종래에 있어서는 이와 같이 하여 일단 동기가 확립해 버리면, 시스템은 도시하지 않은 전방 보호 회로에 의한 전방 보호 동작으로 들어가고, 주기적으로 타이밍 d, e, f, g, h에서 오프셋이 검출되었는지 어떤지 감시한다. 그리고, 이 동안에 오프셋이 한번도 검출되지 않으므로, 동기 상태가 타이밍 h에서 해제된다. 그후, 동기 검출 회로(5, 6)이 진짜 오프셋을 타이밍 i에서 검출하고, 후방 보호 조건이 타이밍 j에서 만족되면, 올바른 동기 타이밍이 확립하게 된다. 결국, 일단 잘못된 동기 타이밍으로 인입되어 버리면, 다시 올바른 동기로 교체되기까지 많은 시간이 경과되어 버렸다.

그러나, 본 실시예에서는 상술한 바와 같이 다른 타이밍에 있으면, 동기 확립후에도 동기 검출 회로(5, 6)이 동기 검출을 행하므로, 예를 들어 타이밍 c에서 잘못된 동기가 확립되어도 동기 검출 회로(5, 6)은 제3도의 신호(iv)로 표시한 바와 같이 타이밍 k에서의 올바른 오프셋 검출에 의해 다시 동기 포획 동작을 개시하고, 타이밍 l. m에서 주기적인 올바른 오프셋이 검출된 때에는 검출 회수가 3회로 되어, 먼저 타이밍 c에서 확립된 동기보다도 정밀도가 높은 확실한 동기가 확립된다고 하여, 타이밍 발생 회로(8)을 리셋함으로써, 시스템의 동기 타이밍을 새로운 타이밍으로 교체한다. 또, 이 예에서는 동기 확립 후의 후방 보호 조건을 3회중 3회 올바른 오프셋을 검출한 때로 하여 동기 확립 전의 3회중 2회에 비해 엄격한 조건으로 하고 있다.

이와 같은 동작에 의해, 종래의 타이밍 i에 비해 빠른 타이밍 m에서 올바른 동기 타이밍으로 교체할 수 있다.

다음에, 얻어진 데이타를 메모리에 기억하는 구성에 대해 설명한다.

본 실시예에서는 데이타 버퍼(1)에 보유된 1블럭 26비트의 데이타를 동기 검출 회로(5, 6)으로부터의 제어 신호 MS, SS와 타이밍 발생 회로(8)로부터의 제어 신호 G에 따라 취입하고, 이 데이타에 대해 오류 정정 처리를 행하는 오류 정정 회로(10)과, 오류 정정 후의 데이타를 기억하는 메모리(11)과, 메모리(11)의 독출 및 기입을 제어하는 독출 기입 제어 회로(12)를 구비하고 있다.

메모리(11)은 제4A도 및 제4B도에 도시한 바와 같이, 동기 확립 후의 오류 정정 후의 데이타를 기억하는 제1 에리어 MR1과, 동기 확립 전에 있어서의 메인 동기 검출 회로(5)에서의 후방 보호 기간 중의 오류 정정 후의 데이타를 기억하는 제2 에리어 MR2와, 동기 확립 전에 있어서의 서브 동기 검출 회로(5)에서의 후방 보호 기간 중의 오류 정정 후의 데이타를 기억하는 제3 에리어 MR3으로 이루어진다.

상술한 제2도를 참조하면서 이들 회로의 동작을 설명한다.

먼저, 메인 및 서브 동기 검출 회로(5, 6)은 각각 자기의 동기 회로가 입력되는 오프셋 검출 신호를 수신하여 동작을 행할 때마다 출력하는 메인 제어 신호 MS 및 서브 제어 신호 SS를 독출 기입 제어 회로(12)에 송출함과 동시에, 후방 보호 기간에 있어서 몇번째의 오프셋 검출인가를 나타내는 카운트값 Mn 및 Sn을 어드레스로서 독출 기입 제어 회로(12)에 송출한다.

그래서, 제2도의 신호(iii)로 표시한 바와 같이, 메인 동기 검출 회로(5)가 타이밍 a에 있어서 오프셋워드의 오검출에 따라 동작을 개시하면, 메인 동기 검출 회로(5)는 제어 신호 MS를 오류 정정 회로(9)에 송출한다. 오류 정정 회로(9)는 이 제어 신호 MS에 기초하여 데이타 버퍼(1)로부터 1블럭 26비트의 데이타를 취입하고, 오류 정정 처리를 행하여, 정정 후의 블럭 단위의 데이타를 메모리(11)에 송출한다. 독출 기입 제어 회로(12)는 메인 제어 신호 MS가 출력된 때, 메모리(11)의 제2 에리어 MR2를 선택하여 그 어드레스 Mn에 오류 정정 후의 데이타를 기입한다. 기입 데이타로서는 오류 정정 후의 블럭 데이타뿐만 아니라 그 블럭 데이타에 관련된 동기 패턴 식별 데이타· 오류 정정 비트수· 동기 정보 등의 관련 데이타를 함께 기억하면 좋다.

제2도의 예에서는 타이밍 a에서 상기 카운트값 Mn은 「00」으로 리셋되므로, 제2 에리어 MR2의 어드레스 「00」에 최초 정정 후의 데이타 D0이 기억된다. 그후는 메인 동기 검출 회로(5)가 주기적인 타이밍 b, c에서 동기 검출을 행하고, 이 검출마다 상기 카운터의 카운트값 Mn이 업하므로, 제4A도에 도시한 바와 같이 타이밍 a, b에서의 오류 정정 데이타 D0, D1은 순차 제2 에리어 MR2의 어드레스 「00」, 「01」에 기억된다. 그러나, 이 경우 타이밍 b, c에서의 검출에 있어서 2번째의 오프셋이 검출되지 않았으므로, 이 타이밍은 올바른 동기 타이밍이 아니라고 하여 타이밍 c에서의 데이타는 메모리(11)에 기억되지 않는다.

한편, 서브 동기 검출 회로(6)이 타이밍 i에서의 올바른 오프셋 검출에 따라 동작을 개시하면, 제어 신호 SS가 출력됨과 동시에, 주기적인 타이밍 j, k에서 동기 검출이 행해지고, 각 검출마다 카운트값 Sn이 업하여, 제4A도에 도시한 바와 같이 타이밍 i, j에서의 오류 정정 데이타 D3, D4는 순차 제3 에리어 MR3의 어드레스 「00」, 「01」에 기억된다. 이 서브 동기 검출 회로(6)에 의한 검출에서는 3회의 검출 중 타이밍 i와 k에서 2회 검출이 행해졌으므로, 후방 보호 조건이 만족되었다고 하여 동기가 확립된다. 그리고, 동기가 확립되면, 타이밍 발생 회로(8)로부터의 동기 확립 상태를 나타내는 제어 신호 D가 L레벨로 되므로, 동기 확립 후의 오류 정정 데이타 D5, D6‥‥‥ 은 메모리(11)의 제1 에리어 MR1에 순차 기억되게 된다. 또, 동기 확립 후는 타이밍 발생 회로(8)로부터의 제어 신호 G에 기초하여 오류 정정 동작이 행해진다.

이와 같이 하여 데이타의 기입이 완료된 후, 외부로부터 독출 요구가 입력되면, 독출 제어 회로(12)는 동기가 확립된 동기 검출 회로에 대응하는 에리어, 즉 여기에서는 제3 에리어 MR3으로부터 어드레스 순으로 후방 보호 기간 중의 유효 데이타 D3, D4를 독출하고, 계속하여 제1 에리어 MR1로부터 어드레스 순으로 동기 확립 후의 데이타 D5, D6‥‥‥을 독출한다.

그런데, 메인과 서브의 동기 검출 회로가 양쪽 모두, 가령 잘못된 타이밍에서 동기 검출을 개시해 버린 경우는, 또한 메인 검출 회로(5)는 제2도에 도시한 바와 같이 타이밍 d에서 다시 리셋되어 그 후는 주기적인 타이밍 e, f, g에서 검출을 행하여, 타이밍 f에서 동기가 확립된다. 이 경우, 타이밍 d에서 메인 동기 검출 회로(5) 내의 카운터는 리셋되어, 그 카운트값 Mn이 「00」으로 복귀되므로, 메모리(11)에서의 제2 에리어 MR2의 어드레스 「00」, 「01」에 제4B도에 도시한 바와 같이 후방 보호 기간의 타이밍 d, e에서의 오류 정정 데이타 D8, D9가 겹쳐 기입된다. 또, 서브 동기 검출 회로(6)에 있어서도 마찬가지로 중복 기입 동작이 행해진다. 따라서, 이 경우는 메모리(11)로부터는 제2 에리어 MR2로부터 D8, D9가 유효 데이타로서 독출된다.

이하에 있어서는 메인 및 서브의 동기 검출 회로(5, 6)과, 타이밍 발생 회로(8)을 중심으로 본 실시예의 구체 회로에 대해 제5도, 제6도, 제7도를 참조하면서 상세히 설명하겠다.

먼저, 오프셋 검출 회로(2)는 제7도의 신호(i)에 표시한 오프셋 클럭 신호 OFSCLK에 동기하여 오프셋 검출을 행하고, 오프셋을 검출하면 신호(ii)에 표시한 오프셋 검출 신호 OFSOK와, 검출한 오프셋 종류를 표시한 오프셋 종류 데이타 OFW를 출력한다. 그리고, 이 검출 신호 OFSOK는 제1도에도 도시한 AND 게이트(3, 4)를 통해 메인 동기 검출 회로(5) 및 서브 동기 검출 회로(6)에 입력된다.

여기에서는 메인과 서브의 동기 검출 회로(5, 6)은 구성이 동일하므로, 서브 동기 회로에 대해서는 도시 및 설명을 생략하고 메인 동기 검출 회로(5)에 대해서만 내부 회로의 설명을 행한다.

먼저, 참조번호(501)은 제7도의 신호(i)로 표시한 바와 같이 데이타가 1비트 입력될 때마다 발생하는 게이트 신호 GATE를 클럭으로서 카운트하고, 26비트 카운트할 때마다 출력 신호 MS를 발생하며, 또한 OR 게이트(502), AND 게이트(503)을 통해 입력되는 오프셋 검출 신호 OFSOK 및 자기의 캐리 신호 CL에 의해 리셋되는 블럭 카운터이고, 참조번호(504)는 자기의 캐리 신호 CG의 반전 신호와 게이트 신호 GATE를 입력하는 AND 게이트(505)를 통해 블럭 카운터(501)의 캐리 신호 CL을 카운트함과 동시에, 멀티플렉서(507)에 의해 선택되는 소정값을 세트 단자 S에 입력하고, 오프셋 검출 신호 OFSOK와 게이트 신호를 입력하는 AND 게이트(506)의 출력에 의해 세트 단자 S에 입력되어 있는 소정값이 로드되는 후방 보호 카운터이며, 참조번호(508)은 후방 보호 카운터(504)의 내용에 디코더(509)로부터의 소정값을 가산하여 후방 보호 기간에서의 오프셋워드의 검출 회수 Mn을 출력하는 가산 회로이고, 참조번호(510)은 오프셋 검출 회로(2)로부터의 오프셋 종별 데이타 OFW를 AND 게이트(506)의 출력에 의해 취입하는 D 플립플롭이며, 참조번호(511)은 취입한 오프셋 종별 데이타 OFW와 가산기(508)로부터의 오프셋 검출 회수 Mn에 의해, 다음에 입력되어야 할 오프셋을 예측하는 오프셋 예측 회로이고, 참조번호(512)는 예측한 오프셋과 다음의 타이밍에서 실제로 검출한 오프셋 OFFSET과의 일치를 검출하는 오프셋 일치 회로이며, 참조번호(514)는 AND 게이트(513)을 통해 출력되는 일치 신호 JK-M을 보유하고, 출력으로서 동기 검출 신호 SYNC-M을 발생하는 JK 플립플롭이고, 참조번호(515)는 일치 신호 JK-M을 클럭 신호로서 가산 회로(508)로부터의 회수 Mn을 취입하는 D플립플롭이다.

후방 보호 카운터(504)는 3비트의 카운터로 구성되어 있고, 또한 메인 동기 검출 회로(5)로부터의 동기 검출 신호 SYNC-M과, 서브 동기 검출 회로(6)으로부터의 동기 검출 신호 SYNC-S는 제1도에도 도시한 OR 게이트(7)을 통해 타이밍 발생회로(8)에 입력된다.

타이밍 발생 회로(8)에는 제6도에 도시한 바와 같이 OR 게이트(7)로부터의 출력을 반전하여 동기 검출 신호 SYNC를 출력하는 인버터(801)과, 신호 SYNC를 취입하는 D플립플롭(802)와, 게이트 신호 GATE를 클럭 신호로서 카운트하여 신호 GATE와 자기의 캐리 신호 BLK-END를 입력하는 AND 게이트(803)의 출력에 의해 리셋되고, D플립플롭(802)와 신호 SYNC의 반전 신호를 입력하는 AND 게이트(804)의 출력에서 소정값이 로드됨으로써, 26비트의 카운트마다 시스템을 동기하기 위한 타이밍 신호를 발생하는 동기 카운터(805)와, 동기 카운터(805)의 캐리 신호 BLK-END와 게이트 신호 GATE와 신호 SYNC의 반전 신호를 입력하는 AND 게이트(806)의 출력을 클럭 신호로서 입력하여 AND 게이트(806)의 출력과 자기의 캐리 신호 CWA를 입력하는 AND게이트(807)의 출력에 의해 리셋되는 어드레스 카운터(808)이 설치되어 있다.

여기에서, AND 게이트(804)의 출력은 동기 카운터(805)의 로드 단자 L에 직접 접속되어 있는 것은 아니고, SYNC 신호를 지연 회로(811)에서 소정 기간 지연한지연 SYNC 신호에 의해 선택되는 멀티플렉서(809)의 한쪽에 입력되고, 다른 쪽에는 2개의 동기 검출 회로(5, 6) 내의 JK 플립플롭(514 및 614)로의 입력 신호가 OR 게이트(810)을 통해 입력되어, 이 멀티플렉서(809)의 출력이 로드 단자 L에 입력되어 있다.

그런데, AND 게이트(3)에는 오프셋 검출 신호 OFSOK 외에 후방 보호 카운터(504)의 캐리 신호 CG, 신호 SYNC를 입력하는 OR 게이트(20)의 출력, 또한 서브 동기 검출 회로(6)에서의 후방 보호 카운터(604)의 캐리 신호 CG-S의 반전 신호와 블럭 카운터(601)의 캐리 신호 CL-S를 입력하는 NAND 게이트(21)의 출력이 입력되어 있다. OR 게이트(20)에는 신호 SYNC의 반전 신호와 동기 카운터(805)의 캐리 신호 BLK-END의 반전 신호를 입력하는 AND 게이트(22)의 출력이 입력되어 있다.

한편, AND 게이트(4)에는 오프셋 검출 신호 OFSOK 외에 후방 보호 카운터(504)의 캐리 신호 CG의 반전 신호, OR 게이트(20)의 출력, 블럭 카운터(501)의 캐리 신호 CL의 반전 신호, 서브 동기 검출 회로(6)에서의 후방 보호 카운터(604)의 캐리 신호 CG-S가 입력되어 있다.

또한, 메인 동기 검출 회로(5)로부터의 검출 회수 Mn과 서브 동기 검출 회로(6)으로부터의 검출 회수 Sn을 블럭 카운터(501)의 출력 MS에 의해 선택하는 멀티플렉서(23)과, 메인 동기 검출 회로(5)의 D플립플롭(515)로부터의 일치 신호 JK-M과 서브 동기 검출 회로(6)의 D 플립플롭(615)로부터의 일치 신호 JK-S를 JK 플립플롭(514)의 출력 SYNC-M에 의해 선택하는 멀티플렉서(24)가 설치되어 있다.

다음에, 이 구체 회로의 동작을 제7도를 참조하면서 설명한다.

먼저, 동기가 확립되어 있지 않은 상태에서는 신호 SYNC는 1레벨이므로 OR 게이트(20)의 출력은 1레벨이 된다. 또한, 어떠한 동기 검출 회로도 동작하고 있지않을 때에는 후방 보호 카운터(504)의 캐리 신호 CG가 1레벨로 되어 있으므로, AND 게이트(4)는 폐쇄되어 입력 신호의 인가가 금지된다. 또한, 이 상태에서는 NAND 게이트(21)의 출력도 1레벨로 되므로 AND 게이트(3)이 개방된다.

여기에서, 오프셋 검출 회로(2)에서 제7도의 신호(iii)로 표시한 바와 같이 오프셋 A가 검출되어, 오프셋 검출 신호 OFSOK가 출력되면, 이 신호가 메인 동기 검출 회로(5)에 입력되고, 제7도의 신호(iv)로 표시한 바와 같이 게이트 신호 GATE에 동기하여 내부의 블럭 카운터(501)이 리셋되어 그 내용은 「0」이 된다. 또, 멀티플렉서(507)은 신호 SYNC에 따라 동기가 확립되어 있지 않을 때는 「3」을 선택하고, 그리고 동기가 확립되어 있을 때는 「5」를 선택하므로, 후방 보호 카운터(504)에 오프셋 검출 신호 OFSOK가 입력되면, 이 경우 제7도의 신호(iv)로 표시한 바와 같이 「3」이 로드된다. 한편, 디코더(509)는 신호 SYNC에 따라 동기가 확립되어 있지 않을 때는 「-3」을 출력하고, 동기가 확립되어 있을 때는 「-5」를 출력하므로, 이 경우 가산 회로(508)에서는 「3-3」가산에 의해 후방 보호 기간의 오프셋 검출 회수 Mn으로서 「0」이 출력되어 오프셋 예측 회로(511)에 입력된다. 이 오프셋 예측 회로(511)에는 검출 오프셋의 종류가 D플립플롭(510)을 통해 입력되고, 이 종류와 회수 Mn에 기초하여 다음에 검출해야 할 오프셋이 예측된다. 여기에서는 최초에 오프셋 A가 검출되었으므로 오프셋 예측 회로(511)로부터는 오프셋 B가 출력된다.

블럭 카운터(501)은 데이타 입력에 동기하는 게이트 신호 GATE를 카운트하여 그 내용 BLCTR-M이 제7도의 신호(v)와 같이 순차 인크리먼트되어 25가 되면, 캐리신호 CL을 1레벨로 한다. 이때, 오프셋 검출 회로(2)에서 검출되는 오프셋 OFFSET 이 B이면, 일치 회로(512)로부터 1레벨의 일치 신호가 출력되고, 다음에 게이트 신호가 1레벨이 되었을 때에 AND 게이트(513)을 통해 이 일치 신호가 JK 플립플롭(514)에 입력되어 그 출력 SYNC-M은 1레벨로 된다.

그러나, 제7도의 경우, 블럭 카운터(501)이 25로 되었을 때 오프셋은 검출되지 않으므로 다음의 게이트 신호의 하강에서 블럭 카운터(501)은 캐리 신호 CL에 의해 리셋되고, 제7도의 신호(vi)로 표시한 바와 같이 후방 보호 카운터(504)는 인크리먼트되어 그 내용 BGCTR-M은 4가 된다. 이 때문에, 제7도의 신호(vii)로 표시한 바와 같이 오프셋 예측 회로(511)의 출력도 C로 변화한다. 이 예에서의 후방 보호 조건은 5회 중 2회이므로, 후방 보호 카운터(504)가 7에 도달할 때까지 한번이라도 올바른 순서로 올바른 오프셋을 검출하면 동기가 확립되지만, 제7도의 신호(iv)에 있어서는 제7도의 신호(viii)로 표시한 바와 같이 또한 카운트가 진행되어 다시 블럭 카운터(501)이 25로 되었을 때에도 오프셋은 검출되지 않는다.

그런데, 메인 동기 회로(5)가 동작하고 있을 때는 후방 보호 카운터(504)의 캐리 신호 CG는 0 레벨이고, 또한 블럭 카운터(501)의 내용이 25가 아닐 때는 그 캐리 신호 CL도 0레벨이다. 또한, 서브 동기 검출 회로(6)이 동작하고 있지 않을 때는 서브 후방 보호 카운터(604)의 캐리 신호 CG-S는 1레벨로 된다. 따라서, 이 상태에서는 AND 게이트(4)는 개방되고, 제7도의 신호(iv)로 표시한 바와 같이 최초의 오프셋 A의 검출 후에, 다른 타이밍에서 오프셋 C가 검출되면, 이 검출 신호 OFSOK는 AND 게이트(4)를 통해 서브 동기 검출 회로(6)에 입력되어 이 검출 회로도 동작을 개시한다.

서브 동기 검출 회로(6)은 제7도의 신호(ix), (x), (xi)로 표시한 바와 같이, 내부의 블럭 카운터(601), 후방 보호 카운터(604), 오프셋 예측 회로(611)이 메인 동기 검출 회로(5)와 완전히 마찬가지로 동작한다. 그리고, 블럭 카운터(601)의 내용 BLCTR-S가 최초에 25로 되었을 때에는 오프셋은 검출되지 않지만, 후방 보호 카운터(604)가 4로 된 후에 다시 블럭 카운터(601)이 25로 되면, 오프셋 E가 검출되고 예측 결과와 일치하기 때문에, 제7도의 신호(xii)와 같이 1 레벨의 일치 신호가 일치 회로(612)로부터 출력되어 AND 게이트(613)을 통해 JK 플립플롭(614)에 출력된다. 따라서, 제7도의 신호(xiii)로 표시한 바와 같이 그 출력 신호 SYNC-S가 1 레벨로 되어 OR 게이트(7)을 통해 타이밍 발생 회로(8)에 입력된다.

타이밍 발생 회로에서는 제7도의 신호(xiv)와 같이 1레벨의 신호가 인버터(801)에서 반전되어 0레벨의 신호 SYNC가 생성되고, 이 신호가 D 플립플롭(802)에서 지연됨과 동시에, 그 반전 신호가 AND 게이트(804, 806)에 입력된다. AND 게이트(804)에는 D플립플롭(802)의 지연신호가 다른 단에 입력되어 있으므로, 이 게이트로부터는 신호 SYNC의 0레벨의 하강에 동기하여 펄스가 출력되고, 이 펄스에 의해 동기 카운터(805)는 리셋된다. 이하, 게이트 신호를 26카운트할 때마다 캐리 신호 BLK-END가 발생하여, 이 신호에 의해 카운터는 리셋된다. 또, 어드레스 카운터(808)은 캐리 신호 BLK-END를 입력할 때마다 그 카운트값을 인크리먼트시켜 간다.

이상과 같이 하여 입력 데이타에 동기한 타이밍을 발생시킬 수 있게 된다.

그런데, 제1도에 도시한 오류 정정 회로(10) 및 독출 기입 제어 회로(12)로의 제어 신호 MS, SS로서는 각각 블럭 카운터(501, 601)의 출력을 이용하고, 제어 신호 G로서는 캐리 신호 BLK-END를 이용하고 있다. 또한, 메모리(11)로의 어드레스로서는 후방 보호 기간 중에는 멀티플렉서(23)의 출력인 Mn 및 Sn을 이용하고, 동기 확립 후에는 어드레스 카운터(808)의 출력을 이용하고 있다. 또한, 메모리(11)로부터의 데이타 독출 시에는 후방 보호 기간에 있어서 몇개의 데이타를 메모리에 기억했는 지를 알 필요가 있지만, 이 수는 후방 보호 기간에 있어서의 오프셋 검출 회수 Mn, Sn과 동일하므로, 멀티플렉서(24)에서 이들 회수를 선택하여 이들을 독출 기입 제어 회로(12)에 출력하도록 하고 있다.

다음에, 동기 확립 후의 동작에 대해 설명한다.

동기가 확립하면, 신호 SYNC의 반전 신호는 1레벨로 되고, 동기 타이밍 이외에서 캐리 신호 BLK-END가 1레벨로 되므로, 이 상태에서는 AND 게이트(22)는 1레벨을 출력하고 OR 게이트(20)의 출력도 1레벨로 된다. 따라서, 확립된 동기 타이밍과 다른 타이밍에서 오프셋이 검출된 때에는 AND 게이트(3, 4)를 통해 오프셋 검출 신호 OFSOK가 동기 검출 회로(5, 6)에 입력되게 되고, 동기 검출 회로는 상술한 경우와 마찬가지의 동작을 개시한다. 단, 신호 SYNC가 0 레벨로 되어 있으므로, 멀티플렉서(507)에서는 소정값 5가 선택되고, 이 값이 후방 보호 카운터(504, 604)에 로드된다. 결국, 후방 보호의 검출 회수는 최대 3회로 되고, 그 중 2회 올바른 오프셋을 검출했을 때만 동기를 확립하도록 해 두고, 동기가 확립되어 있지 않을 때와 비교하여, 후방 보호 조건이 엄격하게 되어 있다. 이로 인해, 보다 확실한 동기 때만 동기 타이밍을 교체하도록 하고 있다. 이 경우, 초기값이 5로 되는 것에 맞추어 디코더(509)로부터는 -5가 출력되도록 교체가 행해진다.

또한, 타이밍 발생 회로(8)에서는 동기가 확립되어 신호 SYNC가 L 레벨로 되어도 멀티플렉서(809)의 전환을 제어하는 지연 SYNC 신호는 H 레벨을 유지하고 있으므로, AND 게이트(804)의 출력이 선택되고, 이 신호에 의해 동기 카운터에 소정 값이 로드되어, 이후 동기 카운터(805)는 이 타이밍에 동기한 타이밍 신호를 출력한다. 지연 회로(811)의 지연 시간은 동기 검출 회로에서의 후방 보호 기간과 거의 동일한 시간으로 설정되어 있으므로, 동기 확립 전에 동작을 개시한 다른 쪽의 동기 검출 회로에서 후방 보호 조건이 만족되어도 그 동기 검출 출력에 기초하여 소정값이 로드되는 일은 없다. 그러나, 지연 시간이 경과한 후는 멀티플렉서(809)에서 OR 게이트(810)의 출력이 선택되게 되므로, 동기 확립 후에 상술한 엄격한 후방 보호 조건이 만족되면, 그때 출력되는 신호 JK-M 또는 JK-S가 멀티플렉서(809)를 통해 동기 카운터(805)에 입력되고, 이 신호에 기초하여 소정값의 로드가 행해진다. 결국, 동기 타이밍의 전환이 실행되게 된다.

또, 동기 확립 후에 동기 검출 회로를 동작시키지 않을 때는 AND 게이트(804)의 출력을 직접 동기 카운터(805)의 로드 단자에 입력하면 좋다.

전방 보호 회로(25)는 동기 확립 상태에 있어서 오프셋이 소정 회수 연속하여 검출되지 않을 때가 있는 지의 여부를 판정하는 회로로서, 이와 같은 상태가 발생했을 때는 동기를 벗어나기 때문에 JK 플립플롭(514, 614)를 리셋하도록 하고 있다.

제1도는 본 발명의 실시예의 구성을 도시한 블럭도.

제2도는 실시예에 있어서의 동기 확립전의 동기 검출 동작을 설명하기 위한 타이밍차트.

제3도는 실시예에 있어서의 동기 확립후의 동기 검출 동작을 설명하기 위한 타이밍차트.

제4A, 4B도는 실시예에 있어서의 데이타 메모리 구성을 도시한 블럭도.

제5도는 실시예에 있어서의 동기 검출 회로의 구체회로도.

제6도는 실시예에 있어서의 타이밍 발생 회로의 구체회로도.

제7도는 구체회로의 동작을 설명하기 위한 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

1 : 데이타 버퍼

2 : 오프셋 검출 회로

3, 4, 22, 503, 505, 506, 513 : AND 게이트

5, 6 : 동기 검출 회로

7, 9, 20, 502 : OR 게이트

8 : 타이밍 발생 회로

10 : 오류 정정 회로

11 : 데이타 메모리

12 : 독출 기입 제어 회로

23, 24, 507 : 멀티플렉서

25 : 전방 보호 회로

501 : 블럭 카운터

504 : 후방 보호 카운터

508 : 가산기

509 : 디코더

511 : 오프셋 예측 회로

512 : 일치 회로

514, 614 : JK 플립플롭

805 : 동기 카운터

808 : 어드레스 카운터

Claims

미리 정해진 동기 패턴이 부가된 수신 데이타로부터 상기 동기 패턴의 주기성을 검출하여 수신 시스템의 동기를 확립하는 동기 재생 회로에 있어서,

상기 동기 패턴을 검출하는 동기 패턴 검출 회로와, 상기 동기 패턴 검출 회로의 검출 출력에 의해 트리거되어 각각이 최초의 동기 패턴을 검출한 타이밍을 기초로 동기 패턴의 주기성을 검출하는 복수의동기 검출 회로를 구비하되, 상기 복수의 동기 검출 회로 각각은 서로 다른 타이밍의 상기 동기 패턴 검출 출력에 의해 상기 동기 패턴 주기성을 검출하는 것을 특징으로 하는 동기 재생 회로.
제1항에 있어서, 상기 복수의 동기 검출 회로는 자기의 회로가 검출하려고 하는 동기 타이밍을 표시하는 제어 신호를 각각 출력하고, 각 동기 검출 회로는 다른 동기 검출 회로로부터의 상기 제어 신호에 의해 상기 동기 패턴 검출 출력이 입력되는 것을 금지하는 게이트 회로를 갖는 것을 특징으로 하는 동기 재생 회로.
제1항에 있어서, 상기 복수의 동기 검출 회로에는 우선 순위가 할당되어 있고, 우선 순위가 높은 동기 검출 회로로부터 차례로 상기 동기 패턴 검출 출력을 받아들이는 것을 특징으로 하는 동기 재생 회로.
제1항에 있어서, 상기 동기 검출 회로의 각각은 상기 동기 패턴의 변화로부터 주기성을 검출하는 것으로서, 상기 동기 패턴 검출 출력에 기초하여 동기 패턴 검출 회수를 카운트하는 카운터와, 상기 동기 패턴 검출 회로에서 검출된 동기 패턴의 종류와 상기 동기 패턴 검출 회수에 기초하여 다음에 검출해야 할 동기 패턴을 예측하는 동기 패턴 예측 회로와, 예측된 동기 패턴과 상기 동기 패턴 검출 회로에서 다음에 검출된 동기 패턴과의 일치를 판정하는 일치 회로로 이루어지는 것을 특징으로 하는 동기 재생 회로.
제4항에 있어서, 상기 동기 검출 회로의 각각은 상기 일치 회로의 출력을 보유하는 보유 수단을 갖고 있고, 상기 동기 재생 회로는 복수의 상기 보유 수단중 어느 하나의 보유 신호에 의해 출력이 결정되는 게이트 회로를 더 구비한 것을 특징으로 하는 동기 재생 회로.
제1항에 있어서, 상기 동기 검출 회로에 있어서의 동기 패턴의 주기성을 검출하는 기간인 후방 보호 기간 중의 수신 데이타를 블럭마다 순차 기억하는 데이타 메모리를 더 구비하고, 상기 동기 검출 회로에 의해 동기 패턴의 주기성이 검출되어 동기가 확립된 것을 검출한 후, 상기 데이타 메모리로부터 상기 후방 보호 기간 중의 데이타를 독출하는 것을 특징으로 하는 동기 재생 회로.
제6항에 있어서, 상기 후방 보호 기간에 있어서 동기가 확립되지 않았던 경우, 상기 데이타 메모리에 저장되어 있는 데이타는 상기 동기 검출 회로에 있어서의 다음의 후방 보호 기간 중의 수신 데이타에 의해 겹쳐서 기입되어 해제되는 것을 특징으로 하는 동기 재생 회로.
제6항에 있어서, 상기 동기 검출 회로는 상기 복수의 동기 검출 회로에 있어서의 후방 보호 기간 중의 수신 데이타를 블럭마다 각각 상기 데이타 메모리의 별개의 메모리 영역에 저장하는 것을 특징으로 하는 동기 재생 회로.
제8항에 있어서, 상기 동기 재생 회로는 상기 복수의 동기 검출 회로 중 동기의 확립을 검출한 동기 검출 회로에 대응하는 상기 메모리 영역을 선택하여 데이타를 독출하는 것을 특징으로 하는 동기 재생 회로.
제6항 내지 제9항 중 어느 한 항에 있어서, 상기 동기 재생 회로는 수신 데이타에 오류 정정 처리를 행하는 오류 정정 회로를 더 구비하고, 상기 데이타 메모리는 오류 정정 후의 데이타를 상기 데이타 메모리에 저장하는 것을 특징으로 하는 동기 재생 회로.
제6항 내지 제9항 중 어느 한 항에 있어서, 상기 동기 검출 회로는 상기 동기 패턴 검출 출력에 기초하여 후방 보호 기간에 있어서의 동기 패턴 검출 회수를 카운트하는 카운터를 갖고 있고, 상기 동기 패턴 검출 회수를 어드레스로 하여 상기 데이타 메모리로의 데이타 기입을 행하는 것을 특징으로 하는 동기 재생회로.
제1항에 있어서, 상기 동기 검출 회로는 상기 동기 패턴의 주기성 검출에 의해 동기의 확립을 검출한 후에도 동작하고, 동기 확립 후에는 확립된 동기 타이밍 이외의 타이밍에서 검출되는 상기 동기 패턴 검출 출력에 의해 동작하는 것을 특징으로 하는 동기 재생 회로.
제12항에 있어서, 상기 동기 검출 회로에 있어서의 동기 확립의 검출 조건으로서, 동기 확립 전과 확립 후에 다른 조건을 설정가능하게 하는 것을 특징으로 하는 동기 재생 회로.
제13항에 있어서, 동기 확립 후의 동기 확립의 검출 조건을 동기 확립 전의 동기 확립의 검출 조건보다 엄격하게 하는 것을 특징으로 하는 동기 재생 회로.
제13항에 있어서, 상기 동기 검출 회로에 있어서의 동기 확립 시의 동기 패턴 검출 회수를 기억해 두고, 동기 확립 후의 동기 확립의 검출 조건으로서, 상기 기억한 검출 회수보다 많은 회수를 설정하는 것을 특징으로 하는 동기 재생 회로.
제13항에 있어서, 상기 동기 검출 회로는 상기 동기 패턴의 변화로부터 주기성을 검출하는 것으로서, 상기 동기 패턴 검출 출력에 따라 소정 값이 로드되고, 후방 보호 기간에 있어서의 동기 패턴 검출 회수를 카운트하여 특정값에 도달했을때 카운트를 정지하는 카운터와, 상기 동기 패턴 검출 회로에서 검출된 동기 패턴의 종류와 상기 동기 패턴 검출 회수에 기초하여 다음에 검출해야 할 동기 패턴을 예측하는 동기 패턴 예측 회로와, 예측된 동기 패턴과 상기 동기 패턴 검출 회로에서 다음에 검출된 동기 패턴과의 일치를 판정하는 일치 회로를 갖고 있고, 상기 카운터에는 동기 확립 전과 동기 확립 후에 다른 소정값이 로드되는 것을 특징으로 하는 동기 재생 회로.
제1항에 있어서, 상기 동기 재생 회로는 상기 동기 검출 회로의 검출 출력에 의해 리셋되어, 확립된 동기 타이밍의 제어 신호를 발생하는 타이밍 발생 회로를 더 구비하고, 상기 동기 검출 회로는 상기 제어 신호에 의해 상기 동기 패턴 검출 출력이 입력되는 것을 금지하는 게이트 회로를 갖는 것을 특징으로 하는 동기 재생회로.
미리 정해진 동기 패턴이 부가된 수신 데이타로부터 상기 동기 패턴의 주기성을 검출하여 수신 시스템의 동기를 확립하는 동기 재생 회로에 있어서,

상기 동기 패턴을 검출하는 동기 패턴 검출 회로와, 상기 동기 패턴 검출 회로의 검출 출력에 의해 트리거되어 상기 동기 패턴의 주기성을 검출하는 동기 검출 회로와, 수신 데이타를 블럭마다 순차 기억하는 데이타 메모리를 구비하고, 상기 동기 검출 회로에 의해 동기 패턴의 주기성이 검출되어 동기가 확립된 것을 검출한 후, 상기 데이타 메모리로부터 동기 패턴의 주기성 검출 중의 데이타를 독출하는것을 특징으로 하는 동기 재생 회로.
미리 정해진 동기 패턴이 부가된 신호를 수신하고, 상기 동기 패턴의 주기성을 검출하여 수신 시스템의 동기를 확립하는 동기 재생 회로에 있어서,

상기 동기 패턴을 검출하는 동기 패턴 검출 회로와, 상기 동기 패턴 검출 회로의 검출 출력에 의해 트리거되어 상기 동기 패턴의 주기성을 검출하는 동기 검출 회로를 구비하고, 상기 동기 검출 회로는 상기 동기 패턴의 주기성의 검출에 의해 동기의 확립을 검출한 후에도 동작하고, 동기 확립 후에는 확립된 동기 타이밍 이외의 타이밍에서 검출되는 상기 동기 패턴 검출 출력에 의해 동작하는 것을 특징으로 하는 동기 재생 회로.
제10항에 있어서, 상기 동기 검출 회로는 상기 동기 패턴 검출 출력에 기초하여 후방 보호 기간에 있어서의 동기 패턴 검출 회수를 카운트하는 카운터를 갖고 있고, 상기 동기 패턴 검출 회수를 어드레스로 하여 상기 데이타 메모리로의 데이타 기입을 행하는 것을 특징으로 하는 동기 재생 회로.