SU1197103A1

SU1197103A1 - Устройство дл автоматического измерени характеристик дискретного канала св зи

Info

Publication number: SU1197103A1
Application number: SU843795427A
Authority: SU
Inventors: Олег Владимирович Бузовский; Николай Михайлович Павлишин; Валерий Михайлович Саух; Сергей Семенович Шевченко
Original assignee: Предприятие П/Я В-2188
Priority date: 1984-09-26
Filing date: 1984-09-26
Publication date: 1985-12-07

Abstract

Изобретение повышает достоверность определени веро тности ошибок при нарушении синхронизма. При синфазной работе и отсутствии искажений во входной испытательной последовательности (ВИЛ) на эыходе 2-го сумматора (С) 2 по модулю два формируетс сигнал с уровнем логического О. При нарушении синхронизма или наличии ошибок формируетс сигнал с урон нем логической. 1. При нарушении синхронизма и отсутствии ошибки в процессе проверки ВИП на рекуррентность на оба входа злемента И 8 поступают сигналы с уровнем логической 1. Коррекци фазы 2-го рекург рентного регистра 4 производитс сигналом с выхода злемента И 8. Так как сигнал, разрешающий работу элемента И 8, поступает со счетчика 7 нулей после окончани приема без ошибочного.интервала во входной последовательности , веро тность ложного включени цикла фазировани близка к нулю. 1 ил. СО СО

Description

Изобретение относится к электросвязи и может использоваться 'для из мерения статистических характеристик дискретного канала связи (ДКС).

Цель изобретения — повышение достоверности определения вероятности ошибок в принимаемой информации при нарушении синхронизма.

На чертеже изображена структурная электрическая схема устройства.

Устройство для автоматического измерения характеристик дискретного канала связи содержит первый и второй сумматоры 1 и 2 по модулю два, первый 1 второй рекуррентные регистры 3 и

4, постоянный запоминающий блок (ПЗБ)

5, регистр 6 памяти, счетчик 7 нулей, элемент И 8, блок 9 вычитания, дешифратор' 10 нулевого состояния.

Устройство работает следующим образом.

Исходное состояние устройства может быть произвольным и на процесс работы не влияет. Принимаемая испытательная последовательность с входа устройства поступает на вторые входы первого и второго сумматоров 1 и 2 по модулю два, а также на вход перового рекуррентного регистра 3, сигнал с выхода которого поступает на первый вход первого сумматора 1 по модулю два. В первом сумматоре 1 по модулю два испытательная последовательность проверяется на рекуррентность. Результат проверки с выхода первого сумматора 1 по.модулю два поступает на счетчик 7 нулей.

При соответствии испытательной последовательности рекуррентной последовательности на выходе первого сумматора 1 по модулю два образуется нулевая последовательность, которая приводит к переполнению счетчика 7 нулей, сигнал с выхода которого разрешает работу элемента И 8. При несоответствии испытательной последовательности рекуррентной последовательности на выходе первого сумматора 1 по модулю два формируется сигнал, устанавливающий счетчик.7 нулей в нулевое состояние.

Счетчик 7 нулей может быть установлен в нулевое состояние также сигналом с выхода дешифратора 10 нулевого состояния в том случае, если на его входы поступит нулевая комбинация .

Во втором сумматоре 2 по модулю |два испытательная последовательность сравнивается с эталонной, поступающей со второго рекуррентного регистра

4, и результат этого сравнения, пред- ставляющий собой поток ошибок, поступает на выход устройства и на первый вход элемента И 8. При приеме . каждого бита испытательный последо10 вательности первый и второй рекуррентные регистры 3 и 4 поочередно подключаются к входам ПЗБ 5. В каждый Данный момент времени на выходе ПЗБ появляется кодовая комбинация, опре— деляющая номер такта, поступившего на вход первого или второго рекуррентных регистров 3 и 4. Кодовая комбинация, определяющая номер такта, эквивалентного состоянию входной испытательной последовательности, записывается в регистр 6 памяти, с выходов которого она поступает на входы блока 9 вычитания.

При синфазной работе и отсутствии искажений во, входной испытательной последовательности на выходе второго сумматора 2 по модулю два формируется сигнал с уровнем логического 0.

При нарушении синхронизма или наличии 30 ошибок во входной испытательной последовательности на выходе второго сумматора 2 по модулю два формируется сигнал с уровнем логической 1.

При нарушении синхронизма и от35 сутствии ошибки в процессе проверки входной испытательной последовательности на рекуррентность, на оба входа элемента И 8 поступают сигналы с уровнем логической 1. На выходе 40 элемента И 8 формируется сигнал включения цикла фазирования в процессе которого определяется величина и на правление расфазирования и корректируется фаза второго рекуррентного 45 регистра 4. ’

Величина и направление расфазирования определяются блоком 9 вычитания. Вычитание производится в двоичном коде. На первом выходе блока 50 9 вычитания формируется сигнал, указывающий на направление сдвига, на остальных выходах — сигналы, определяющие величину сдвига. Выхода 'блока 9 вычитания являются выходами 55 устройства.

Коррекция фазы второго рекуррентного регистра 4 производится сигналом с выхода элемента И 8 путем переза—

1197103 4 писи входной испытательной последо — вательности с выхода первого рекуррентного регистра 3 во второй рекуррентный регистр 4, Так как сигнал, раз— . решающий работу элемента И 8, поступает со счетчика 7 нулей после окончания приема безошибочного интервала во входной последовательности, вероятность ложного включения цикла фа- .

зирования близка к нулю. 10

Описанная схема позволяет определить наличие расфазирования за время канала связи, содержащее последовательно соединенные первый рекуррентный регистр, дешифратор нулевого состояния и счетчик нулей, регистр j памяти, первый сумматор по модулю два, первый вход которого соединен с сигнальным выходом первого рекуррентного регистра, второй рекуррентный регистр, сигнальный выход и первый вход которого подключены к первому входу сумматора по модулю два, выход которого подключен к первому входу элемента И, отличаю-

где Т_тч

РР

- период Тактовой частоты;

- количество разрядок рекуррентного регистра;

которое меньше времени, затрачиваемого на определение состояния расфази— jo рования в известном устройстве на величину

Δϋρ = 2Т_тч ·. Νρρ-2Ι_Τ4- N рр = Τ_τ4· Νρ_ρ

Вхождение в синхронизм производит-25 щ е е с я тем, что, с целью повышения достоверности определения вероятности ошибок в принимаемой информации при нарушении синхронизма в него введены последовательно соединенные постоянный запоминающий блок и блок вычитания, другая группа входов которого соединена с выходами постоянного запоминающего блока через регистр памяти, при этом, выход счетчика нулей подключен к второму входу элемента И, выход которого подключен ся в течение текущего такта в момент включения цикла фазирования, т.е. за время Т_тч. Таким образом, уменьшение времени вхождения в синхронизм составляет величину

I

4t _t = Т_тч (М+1)-Т_тч = Т_тч [(M+i)“4 где М - число бит принимаемой информации;

i - число вставленных или выпавших бит. .

Claims

Изобретение относитс к электро св зи и может использоватьс Дл из мерени статистических характеристик дискретного канала св зи (ДКС). Цель изобретени - повьгление дос- товерности определени веро тности ошибок в принимаемой информации при нарушении синхронизма. На чертеже изображена структурна электрическа схема устройства. Устройство дл автоматического измерени характеристик дискретного канала св зи содержит первый и второ лумматоры 1 и 2 по модулю два, первы ,второй рекуррентные регистры 3 и 4,постоннный запоминающий блок (ПЗВ 5,регистр 6 пам ти, счетчик 7 нулей элемент И 8, блок 9 вычитани $ дешиф ратор 10 нулевого состо ни . Устройство работает следугаш 1м образом . Исходное состо ние устройства может быть произвольным и на процесс работы не вли ет. Принимаема испыта тельна последовательность с входа устройства поступает на вторые входы первого и второго сумматоров 1 и 2 по модулю два, а также на вход пер вого рекуррентного регистра 3, сигна с выхода которого поступает на первый вход первого сумматора 1 по мо дулю два. В первом сумматоре 1 по мо дулю два испытательна последователь ность провер етс на рекуррентность. Результат проверки с выхода первого сумматора 1 пр.модулю два поступает на счетчик 7 нулей. При соответствии испытательной последовательности рекуррентной последовательности на выходе первого сумматора ) по модулю два образуетс нулева последовательность, котора приводит к переполнению счетчика 7 нулей, сигнал с выхода которого разрешает работу элемента И 8. При не соответствии испытательной последова тельности рекуррентной последователь ности на выходе первого сумматора 1 по модулю два формируетс сигнал, ус тан ав лив аюш;ий счетчик.7 нулей в ну левое состо ние. Счетчик 7 нулей может быть установлен в нулевое состо ние также сиг налом с выхода дешифратора 10 нулевого состо ни в том случае, если на его входы поступит нулева комбинаци . Во втором сумматоре 2 по модулю два испытательна последовательность сравниваетс с эталонной, поступающей со второго рекуррентного регистра 4, и результат этого сравнени , представл ющий собой поток ошибок, поступает на выход устройства и на первый вход элемента И 8. При приеме каждого бита испытательный последовательности первый и второй рекуррентные регистры 3 и 4 поочередно подключаютс к входам ПЗБ 5. В каждый данный момент времени на выходе ПЗБ по вл етс кодова комбинаци , опре- дел юп(а номер такта, поступившего на вход первого ил.и второго рекуррентных регистров 3 и 4. Кодова комбинаци , определ юща номер такта , эквивалентного состо нию входной испытательной последовательности, записываетс в регистр 6 пам ти, с выходов которого она поступает на входы блока 9 вычитани . При синфазной работе и отсутствии искажений во, входной испытательной последовательности на выходе второго сумматора 2 по модулю два формируетс сигнал с уровнем логического О. При нарушении синхронизма или наличии ошибок во входной испытательной последовательности на выходе второго сумматора 2 по модулю два формируетс сигнал с уровнем логической 1. При нарушении синхронизма и от- сутствии ошибки в процессе проверки входной испытательной последовательности на рекуррентность, на оба входа элемента И 8 поступают сигналы с уровнем логической 1. На выходе элемента И 8 формируетс сигнал вклю- чени цикла фазировани в процессе которого определ етс величина и на правление расфазировани и корректи- руетс фаза второго рекуррентного регистра 4. Величина и направление расфазировани определ ютс блоком 9 вычитани . Вычитание производитс в двоичном коде. На первом выходе блока 9 вычитани формируетс сигнал, указывающий на направление сдвига, на остальных выходах - сигналы, определ ющие величину сдвига. Выходы блока 9 вычитани вл ютс выходами устройства. Коррекци фазы второго рекуррентного регистра 4 производитс сигналом с выхода элемента И 8 путем переза 3 писи входной испытательной последе - вательности с выхода первого рекурре тного регистра 3 во второй рекуррент ный регистр 4, Так как сигнал, раз- решающий работу элемента И 8 посту- пает со счетчика 7 нулей после окончани приема безошибочного интервала во входной последовательности, веро тность ложного включени цикла фазировани близка к нулю. Описанна схема позвол ет определить наличие расфазировани за врем 2 Т . N тч рр где Тт-ц - период Тактовой частоты; количество разр дог рекуррентного регистра) которое меньше времени, затрачиваемо го на определение состо ни расфазировани в известном устройстве на ве личину N . N uto 2Т Т N рр РР 1-ТЧ р Вхождение в синхронизм производит с в течение текущего такта в момент включени цикла фазировани , т.е. за врем . Таким образом, уменьшение времени вхождени в синхронизм составл ет величину .X.., тч ч C( dtt (М+1) где М - число бит принимаемой информации; . i - число вставленных или выпавших бит. . Формула изобретени Устройство дл автоматического измерени характеристик дискретного 034 канала св зи, содержащее последовательно соединенные первый рекуррентный регистр, дешифратор нулевого состо ни и счетчик нулей, регистр пам ти, первый сумматор по модулю два, первый вход которого соединен с сигнальным выходом первого рекур- .рентного регистра, второй рекуррент .ный регистр, сигнальный выход и первьй вход которого подключены к первому входу сумматора по модулю два, выход которого подключен к первому входу элемента И, отличающеес тем, что, с целью повышени дoctoвepнocти определени веро тности ошибок в принимаемой информации при нарушении синхронизма в не го введены последовательно соединенные посто нный запоминающий блок и блок вычитани , друга группа входов которого соединена с выходами посто нного запоминающего блока через регистр пам ти, при этом, выход счетчика нулей подключен к второму входу элемента И, выход которого подключен к второму входу второго рекуррентного регистра и к управл ющему входу блока вычитани , втора группа выходов первого peKyppieHTHoro регистра подключена к группе входов второго рекуррентного регистра и к первой группе входов посто нного запоминающего блока, втора группа входов которого соединена с группой выходов второго рекуррентного регистра, сигнальный вход первого рекуррентного регистра соединен : с вторыми входами первого и второго сумматоров по модулю , два, выход первого сумматора по модулю два подключен к второму . вькрду счетчика нулей.