JP4871082B2 - 同期再生回路 - Google Patents
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Description
12は、本回路全体の動作を制御および統括する機能を有するもので、本実施例ではとくに、制御信号104およびライト信号106をスイッチ回路14およびシフトレジスタ16のそれぞれに供給して制御する。CPU 12は、たとえば、本回路10が通常動作する場合にLowを示し、テスト動作する場合にHighを示す制御信号104をスイッチ回路14に供給する。また、CPU 12は、本回路10がテスト動作するときに図2に示すように構成されるテストデータを生成して、CPUデータ108としてシフトレジスタ16に供給する。
12 CPU
14 スイッチ回路
16 シフトレジスタ
18、20、22 BIC比較回路
24 ブロック同期回路
26 ブロックカウンタ
28 フレーム変化検出部
30 フレーム変化レジスタ
32 フレーム同期回路
34 フレームカウンタ
36 アドレス発生回路
38 受信データメモリ
Claims (10)
- 1フレームが複数のブロックで構成され、各ブロックにブロック識別コード(Block Identity code: BIC)が付されて、移動体FM多重放送システムで用いられるデータを受信する受信機の同期再生回路において、該回路は、
複数の段を有して構成されて、各段に記憶されたデータをクロック信号に応じてシフトする記憶手段と、
該記憶手段における前記記憶データのうち、所定の段に記憶された比較対象データを得て、基準BICコードと比較してBICを検出するBIC比較手段と、
該BIC比較手段で検出されたBICに基づいてブロック同期を検出するブロック同期手段と、
前記BIC比較手段で検出されたBICに基づいてフレーム同期を検出するフレーム同期手段と、
前記記憶手段の先頭の段へ入力するデータとして、受信データと前記記憶手段の最終段の出力とを切り替えるスイッチ手段と、
通常動作の場合には前記受信データを前記入力データとし、テスト動作の場合にはシフトされた前記最終段出力を前記入力データとするように指示する制御信号を生成して前記スイッチ手段に供給する制御手段とを含み、
該制御手段は、テスト動作の場合には前記記憶手段にテストデータを書き込むことを特徴とする同期再生回路。 - 請求項1に記載の同期再生回路において、前記制御手段は、前記テスト動作の場合、前記テストデータを前記記憶手段にパラレル入力して書き込むことを特徴とする同期再生回路。
- 請求項2に記載の同期再生回路において、前記制御手段は、前記テスト動作の場合、前記テストデータを16ビット単位で前記記憶手段に書き込むようにライト信号を生成して前記記憶手段に供給し、1回のテスト動作で用いられる前記テストデータを前記クロック信号の1周期の間に書き込むことを特徴とする同期再生回路。
- 請求項1に記載の同期再生回路において、前記BIC比較手段は、前記比較対象データと前記基準BICコードとの比較において両者の不一致ビット数が誤りビット許容数以内であれば一致するとみなし、
該回路は、前記誤りビット許容数を設定可能とすることを特徴とする同期再生回路。 - 請求項1に記載の同期再生回路において、該回路は、前記BIC比較手段で検出されたBICを、少なくとも次のBICが検出されるまで保持する保持手段と、
前記保持手段で保持されている前回BICから、前記BIC比較手段で検出された検出BICへの変化がフレーム変化であるか否かを判定して、フレーム変化である場合にBICの変化パターンを記録するフレーム変化検出手段とを含み、
前記フレーム同期手段は、フレーム保護段数に応じた数だけ、前記変化パターンを順に検出した場合にフレーム同期したと判定し、
該回路は、前記フレーム変化を示す変化パターンを設定可能とすることを特徴とする同期再生回路。 - 請求項1に記載の同期再生回路において、該回路は、ブロック同期後方保護段数に応じた数の前記BIC比較手段を有し、
前記記憶手段は、少なくとも前記保護段数のブロック数分のデータを記憶する容量を有し、
前記ブロック同期手段は、前記保護段数だけ連続したブロックのBICを検出するとブロック同期したと判定することを特徴とする同期再生回路。 - 請求項6に記載の同期再生回路において、前記制御手段は、前記テスト動作の場合、本来のブロックと同様に構成されて先頭にBICを付した前記テストデータを前記記憶手段に書き込むことを特徴とする同期再生回路。
- 請求項7に記載の同期再生回路において、該回路は、前記テスト動作の場合、
前記制御手段が、前記テストデータとして、前記ブロック同期保護段数の連続したブロックを前記記憶手段に書き込み、
前記記憶手段が、前記BICのビット長分だけ前記記憶データをシフトして前記BIC比較手段にBICを検出させ、
これらの前記制御手段の書き込みおよび前記記憶手段のシフトを繰り返し、このとき前記制御手段が前回書き込んだ連続したブロックから1ブロックずらして連続したブロックを前記記憶手段に書き込むことを特徴とする同期再生回路。 - 請求項6に記載の同期再生回路において、該回路は、クロック信号に応じて1ブロックにおけるビット番号をカウントし、そのビット番号が1ブロックの本来のビット長に達するとカウンタ値をリセットするブロックカウンタを含み、
前記制御手段は、前記テスト動作の場合、所定のビット長のBICとダミーデータとからなるダミーブロックを1ブロックとして構成して前記テストデータを前記記憶手段に書き込み、
前記ブロックカウンタは、前記ブロック同期手段がブロック同期を検出すると、前記BICのビット長の次のビット番号をカウンタ値に設定し、とくにテスト動作の場合には、所定の後方ビット数を定めて、前記BICのビット長を超えたビット番号を検出すると、本来の1ブロックのビット長から前記所定の後方ビット数を差し引いたカウンタ値を設定することを特徴とする同期再生回路。 - 請求項9に記載の同期再生回路において、該回路は、前記テスト動作の場合、
前記記憶手段を前記ブロック同期保護段数の記憶領域に分けて、該記憶領域が所定の格納ブロック数分のダミーブロックを格納できる容量を有し、
前記制御手段が、前記テストデータとして、前記保護段数の連続したブロックをそれぞれ前記各記憶領域に書き込み、
ここで、前記記憶領域では、記憶したブロックの次に検出対象となるブロックを順次書き込んで、合わせて前記格納ブロック数分のブロックを書き込み、
前記記憶手段が、前記BICのビット長分だけ前記記憶データをシフトして前記BIC比較手段にBICを検出させ、さらに前記ダミーデータのビット長分だけ前記記憶データをシフトし、これらのシフトを繰り返して、書き込まれたすべてのブロックについて前記BIC比較手段にBICを検出させ、
これらの前記制御手段の書き込みおよび前記記憶手段のシフトを繰り返し、このとき前記制御手段が前回書き込んだ連続したブロックから前記格納ブロック数分ずらして連続したブロックをそれぞれ前記各記憶領域に書き込むことを特徴とする同期再生回路。
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