JPS5814103B2 - フレ−ム同期装置 - Google Patents

Description

【発明の詳細な説明】 本発明は多量化デイジタル信号の伝送システムにおいて
、受信信号中のフレーム同期信号に受信装置のタイミン
グ回路を同期させるフレーム同期装置に関し、特にフレ
ーム同期パターンとしてフィードバックシフトレジスタ
系列信号を用いた場合のフレーム同期装置に関する。

多重度が大きく高速ビットレートとなったデイジタル信
号を伝送する系では、回線の特性を良好に維持するため
にフレーム毎にデイジタル信号にスクランブルをかけて
伝送したり、回線監視のための監視情報をデイジタル信
号系列中に挿入して伝送したりする。

受信側ではスクランブルを元に戻すデスクランブル動作
を行なったり、監視情報をとり出したりするために受信
装置のタイミング回路を受信信号に同期させるいわゆる
フレーム同期を行なう必要がある。

フレームパターンの配置方法としてはデイジクル信号系
列中にフレーム周期毎に数ビットずつまとめて挿入する
集中配置形と、フレーム周期毎に１ビットずつ挿入する
分散配置形とに大別される。

また従来からフレームパターンとしては集中配置方式の
場合には自己相関の鋭いものが用いられる。

自己相関の鋭いパターンとしては“１”と“０”がラン
ダムに近い配列をしたもの、たとえば最大周期系列符号
（Ｍ系列符号）あるいは擬似ランダム符号（ＰＮ符号）
などのフィードバックシフトレジスタ系列符号（以下Ｆ
ＳＲ系列符号と記す）が用いられる。

これはフレームパターンの検出がより確実にできること
、情報信号中の擬フレームパターンとの判別がより容易
になるなどの利点があるからである。

分散配置形のフレームパターンとして全“１”あるいは
全″０”のパルスをフレームパターンとすると障害時と
区別がつかない場合が生じるおそれがありあまり用いら
れていない。

”１”と”０”のくり返しパルスは従来より用いられて
いるが情報信号中の擬フレームパターンとの判別を容易
にしフレームパターンの検出をより確実にするためには
前述のＦＳＲ系列信号を用いることが望ましい。

しかしながら分散配置形のフレームパターンとしてＦＳ
Ｒ系列信号を用いると次に述べるようにフレーム同期引
込時間が極めて長くかかるという欠点があった。

第１図イは分散配置形のフレーム構成であり、ｇビット
からなるサブフレームＴｓｆ毎にフレームパルスＦ１，
Ｆ２……の１ビットずつが順次配置され、ＦＳＦｔ系列
符号長ｌビットに等しいサブフレーム数で１フレームＴ
ｆが構成される。

このようなフレーム構成の信号に対して１ビットシフト
方式でフレーム同期引込を行なう場合に、従来において
は受信側でローカルにＦＳＲ系列符号を発生させ、この
ＦＳＲ系列符号と受信フレームパターンとの位相を一致
させていた。

この位相一致のためにローカルのＦＳＲ系列符号を最大
１フレーム分のシフト、すなわちｇＸｔ回のシフトを行
なわねばならなくなり、長周期のＦＳＲ系列符号を用い
た場合の同期引込時間は極めて長時間を要した。

第１図口のようにフレーム同期信号Ｆ１′，Ｆ２′…Ｆ
ｎ′を集中配置し、１フレームＴｆ毎のフレーム同期信
号をｎビットとした場合は従来は各フレームでのフレー
ム同期信号は同一のパターンを用いていた。

このときフレーム同期信号としてＦＳＲ系列符号をｎ（
但しｎ≠ｔ）ビットずつ順次割当てるようなパターンと
することは、その検出器としては可能性のある全てのパ
ターンを検出する必要があり著しく検出効率を低下せし
めることとなる。

本発明の目的は長い周期のＦＳＲ系列符号をフレームパ
ターンとしても短い時間で同期引込みができるフレーム
同期装置を提供するものである。

本発明の他の目的はフレームパターンが集中配置形のフ
レーム構成の場合にフレームパターンとして長周期のＦ
ＳＲ系列符号の一部を順次に用いた場合でも同期引込み
が可能なフレーム同期装置を提供するものである。

以下図面を用いて本発明によるフレーム同期装置の実施
例について説明する。

簡単のためにフレームパターンとして用いるＦＳＲ系列
符号の長さは（２３−１）ビットすなわち７ビットのＭ
系列符号とし、したがって１フレームＴｆは７サフフレ
ームＴｓｆから構成されるものとして説明する。

第２図は７ビット長のＭ系列符号の発生器であって送信
側に設けられ、ここで発生した符号はデイジタル信号中
にフレーム周期毎に挿入される。

記号１，２．３はシフトレジスタを表わし、通常フリツ
プフロツプあるいは遅延ケーブルなどが用いられる。

シフトレジスタ１及び２内に挿入された排他的論理和回
路４は、シフトレジスタ１及び３の出力の排他的論理和
をとり、入力信号が（０，１）または（１，０）のとき
出力は゛１”を出し、入力信号が（１，１）または（０
．０）のとき出力に゛０″を出力する線形加算動作をす
る。

終段のシフトレジスタ３の出力端子５へ供給されると共
に初段のシフトレジスタ１に帰還される。

このＭ系列符号発生器はパターン″１１１００１０”を
くり返し発生する。

第３図は本発明によるフレーム同期装置の実施例を示す
ブロック図である。

端子６に供給された受信パルス信号はフレームパルス選
択回路８においてタイミング回路９からのフレームタイ
ミング信号２１によってフレームパルスだけが選択され
てパターン検出回路１０へ供給される。

パターン検出回路１０は送信側のフレームパターン発生
器（第２図）に対応した構成をとるが出力の帰還がなく
、代りに第２図において出力が供給されていた個所に選
択回路８の出力が供給され、かつその第２図のパターン
発生器の出力側と対応する出力と回路８の出力との排他
的論理和が回路１５でとられる。

この例ではシフトレジスタ１，２，３と対応したシフト
レジスタ１１，１２，１３および排他的論理和回路４と
対応した排他的論理和回路１４が設けられる。

つまり第２図の構成で出力を帰還する代りに外部からパ
ルスパターンを与え、この出力と外部からのパルスパタ
ーンとを回路１５で比較していることになる。

従って外部からのパルス信号が誤りなく受信されていれ
ば排他的論理和回路１５の出力は全て“Ｏ”である。

フレーム同期が外れている場合、すなわちタイミング回
路９の割作が受信信号に同期していない場合は正しい時
刻にフレームタイミング信号２１が得られず、フレーム
パルス選択回路８では受信信号中のフレームパルスとは
異なったタイムスロットのパルスを選択し、パターン検
出回路１０の出力、即ち回路１５の出力はパルスの不一
致を示す”１″が多くなる。

同期保護回路１６はパターン検出回路１０の出力のパル
ス中に含まれる不一致パルス”１″の発生頻度が予め定
めた値以上であると判定した場合は端子７に印加されて
いるクロックパルスを１ビットだけ禁止するようにゲー
ト回路１７ヘシフトパルスを送出する。

ゲート回路１７からタイミング回路９へ供給されていた
クロツクパルスが１ビット分だけ禁止されるとタイミン
グ回路９の動作は今までより１ビット分だけ遅れ、その
ためフレームパルス選択回路８に於で選択するタイムス
ロットは１ビット分だけ遅いものとなる。

その状態でもフレームパルス選択回路８に於て正しくフ
レームパルスを選択することができなければ上記と同様
の操作によりさらに１ビット分だけタイミング回路９の
動作が遅らされる。

このようにして端子６に印加された受信パルス信号とタ
イミング回路９が同期するまでくり返される。

同期がとれるとタイミング回路９で発生する各種のタイ
ミングパルス信号２０は受信パルス信号を処理するため
の各種の回路へ供給される。

タイミング回路９からフレームパルス選択回路８へ供給
されるフレームタイミング信号２１はフレームパターン
が分散配置の場合は１サブフレーム毎に１ビットずつ供
給され、集中配置の場合はフレーム毎にフレーム同期信
号の長さと等しくｎビットずつ供給される。

タイミング回路９からパターン検出回路１０に供給され
るタイミング信号１８は、シフトレジスタ１１，１２．
１３を駆動してシフトレジスタの内容をシフトさせるク
ロックパルスおよび後述の読込ゲートパルスから構成さ
れる。

第３図において同期がとれている場合にある時刻で伝送
路雑音のためにフレームパターンが１ビットだけ誤った
とすると、誤ったパルスがパターン検出回路１０に加え
られたときに不一致パルス“１”が出力され、その後２
および３タイムスロット後にもシフトレジスタ１１．１
２に入れられた誤まったパルスがシフトレジスタ１３か
ら回路１５へ与えられ、不一致パルス″１″が出力され
る。

この様子を第５図に示す。第５図に於で受信パルス中の
四角で囲まれた符号が誤まった符号を示し、排他的論理
和回路１５の出力中の丸で囲まれたところが不一致を検
出したことを示している。

すなわちパターン検出回路１０ではフレームパターンの
１ビット誤まりについて３ヶの゛１”出力が得られるこ
とになる。

従って同期保護回路１６において検出回路１０からの不
一致出力“１”が少なくとも４個以上発生しないと、ゲ
ート１７の阻止を行なわないようにする。

いまタイミング回路９が同期状態にある時、雑音により
受信フレーム信号の１つのパルスが誤まってもそれによ
って回路１５から生じる”１″の数は３個であるからタ
イミング回路９からのフレームタイミング信号２１がず
らされるおそれはない。

また受信信号のフレーム信号とローカルのフレームタイ
ミング信号２１との位相がずれている場合は、ゲート１
７の出力の匍ｊ御によりタイミング回路９からのフレー
ムタイミング信号２１の位相が順次遅らされて、受信し
たＦＳＲ系列符号のフレーム信号中の何れかの１パルス
が選択回路８で選択されると、そのパルスがシフトレジ
スタ１１に入力され、これがシフトレジスタ１２．１３
を経て回路１５に達するまでに同期保護回路１６には”
１″が３個以上供給されることはなく、その後は受信フ
レーム信号のみが選択されているから回路１５の出力は
すべて″０”になり、同期状態になる。

つまり従来においてはローカルにＦＳＲ，系列符号を作
り、これと受信選択したフレーム信号とを比較している
ため、これ等がＦＳＲ系列の位相をも含めて一致するま
でローカルのＦＳＲ系列符号の発生位相が順次ずらされ
る。

よって分散配置形式の場合は最大ｇ７ビットだけ位相を
ずらす必要があった。

しかし上記実施例では分散配置形式の場合、最大サブフ
レーム分、即ちｇビットだけ位相をずらせば、必らずフ
レーム信号の１パルスが選出され、これが選出されると
、その位相に一致した状態になり同期状態になるまでの
時間が著しく早い。

第４図はフレームパターンの１ビット誤まりについて１
ヶの″１”出力が得られるパターン検出回路であり、第
３図のパターン検出回路１０の代りに用いられるもので
ある。

シフトレジスタ２５，２６．２７はシフトレジスタ１１
，１２．１３と対応し、回路２９，３０は回路１４，１
５と対応する。

正しい同期状態にある場合は同期保護回路１６からゲー
ト回路３１に供給される読込ゲートパルス３２は”０″
で、排他的論理和回路３０の出力がゲート回路３１を通
って排他的論理和回路２８．２９に供給されるようにな
っている。

いまたまたまフレーム選択回路８より供給されたフレー
ムパターンの１ビットが伝送路雑音で誤まったとすると
、この誤まったビットが印加された時に排他的論理和回
路３０の出力が“１”となりゲート回路３１を通じて排
他的論理和回路２８および２９へ“１”が供給される。

そのため誤まったビットは排他的論理和回路２８と２９
で反転され、すなわち正しい符号としてシフトレジスタ
２５と２６に供給される。

よってフレームパターンの１ビット誤まりに対して不一
致出力“１”は１ヶだけ出力される。

このときの動作の様子は第５図の２５．２６．２７の内
容変化および３０出力によって示される。

フレームパターンの１ビット誤まりに対して１ヶの゛１
″出力が得られると同期保護回路１６においてはビット
誤まりを見込んだ同期保護特性をより精度よく設計する
ことを可能とする。

また第４図において同期保護回路１６から供給される読
込ゲートパルス３２は本発明のフレーム同期装置が同期
外れ状態にある場合あるいは同期外れ状態にあって、か
つ１ビットシフト動作を行なった直後の場合においてＦ
ＳＲをその構成レジスタ数だけシフトさせる間“１”と
なり、排他的論理和回路３０の出力が排他的論理和回路
２８および２９へ供給されることを禁止し、フレームパ
ルス選択回路８からの選択されたパルスが順次シフトレ
ジスタ２５，２６．２７に記憶される。

第４図の回路が動作する初期の状態においては各シフト
レジスタの内容は正しい内容が記憶されていることが必
要であり、したがって同期外れ状態にあってこれから同
期引込みをする場合にはこの読込ゲートパルス３２が必
要となる。

以上説明してきたように本発明のフレーム同期装置が同
期状態にあるかどうかを検出するときはフレームパルス
を１ビットずつ順次パターン検出回路に供給するが、シ
フトレジスタ回路と排他的論理和回路で構成されたパタ
ーン検出回路ではフレームパターンとしてのＦＳＲ系列
信号に対する同期をとる必要はなく、フレーム信号が１
パルスでも入力されるとその時がそれに同期した状態に
なるから分散配置の場合には１ビットずつシフトしてフ
レームパルスのタイムスロットを探すのはサブフレーム
の中だけでよいことになり、同期引込時間を著しく短縮
できる。

同様にしてフレームパルスの集中配置の場合もフレーム
同期信号のタイムスロットがフレームパルス選択回路８
で丁度選択されさえすればパターン検出回路がフレーム
パターンであることを検出できるので長周期のＦＳＲ系
列信号をフレームパターンとして用い、その一部ずつを
集中してパルス列に入れることができる。

以上の実施例の説明ではフレームパターンとして７ビッ
ト周期のＭ系列信号を用いたが本発明の実施においては
周期に関しては制限はなく、フィードバックシフトレジ
スタより発生するすべてのパルス系列に対して受信側で
パターン検出することが可能である。

またシフトパルスによりシフトするビット数は１ビット
ずつに限る必要はなく、最大シフト回数と素の関係にあ
るビット数単位でシフトすればよい。

【図面の簡単な説明】

第１図はフレームパルスの分散配置形と集中配置形のフ
レーム構成を示す図、第２図はフレームパターン発生器
の実施例を示すブロック図、第３図は本発明のフレーム
同期装置の実施例を示すブロック図、第４図は第３図の
パターン検出回路１０の他の実施例を示すブロック図、
第５図は第２．３．４図の主要素子の動作を示す図であ
る。 ８：フレームパルス選択回路、１０：パターン検出回路
、１６二同期保護回路、９：タイミング回路。

Claims (1)

【特許請求の範囲】
1. １ フィードバックシフトレジスタにより発生するパル
   ス系列をフレームパターンとしたパルス信号伝送系にお
   いて、フレームタイミング信号により受信パルス信号中
   からフレームパルスを抽出し、パターン検出回路へ出力
   するフレームパルス選択回路と、送信側のフレームパタ
   ーンを発生するフィードバックシフトレジスタと対応し
   たシフトレジスタ及び排他的論理和回路を含み、送信側
   フィードバックシフトレジスタの各帰還段と対応したレ
   ジスタに上記フレームパルス選択回路からの出力が線形
   加算され、最終段のレジスタ出力と上記フレームパルス
   選択回路の出力との線形加算出力を出力するパターン検
   出回路と、そのパターン検出回路の出力パルスを入力と
   し、同期状態にあるか否かを判定し、非同期状態の場合
   はシフトパルスを出力する同期保護回路と、クロツクパ
   ルスと前記シフトパルスにより制御され前記フレームタ
   イミング信号を発生するタイミング回路とを含むフレー
   ム同期装置。