JPH02211737A - 同期信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、疑似ランダム信号であるＰＮ信号を用いた同
期信号（シンクビット）が多重化されたディジタル信号
伝送系における同期信号検出回路に関するものである。

［従来の技術］ ＰＮ信号を用いた同期信号が多重化されたディジタル信
号としては、例えば、ハイビジ゛ヨンの信号伝送方式で
あるＭｔＪＳＥ方式の音声信号がある。このＭＵＳＥ音
声信号における同期信号は、フレームの先頭を表わすも
ので、ｌフレーム１３５０ビツト中の第１番目から第１
６番目までの１６ビツトが当てられている。この同期信
号は、ＭＵＳＥ音声信号をデコードする際に必要なすべ
てのタイミングの基準となる。

第２図には、従来の同期信号検出回路の一例が示されて
いる。同図において、ＭｔＪＳＥ音声信号ＳＡはシリア
ル／パラレル変換（Ｓ／Ｐ変換）回路１０に人力される
ようになっている。このＳ／Ｐ変換回路１０の１６ビツ
トの出力側は、同期パターン出力回路１２の１６ビツト
の出力側とともに、比較回路１４の入力側に各々接続さ
れている。この比較回路１４では、１６個のＥＸＯＲ回
路によって各ビット毎に排他的論理和の演算が行なわれ
る。

次に、比較回路１４の出力側は、ディジタル加算器で構
成される個数検出回路１６を介してランク付け回路１８
の入力側に接続されている。そして、このランク付け回
路１８の複数の出力端子のうち、端子ＴＡは一致検出回
路２０の一方の比較入力側に、端子ＴＢは重み付けカウ
ンタ２２のイネーブル端子に、端子ＴＣはＯＲゲート２
４の一方の入力側に、端子ＴＤはＯＲゲート２６の一方
の入力側に各々接続されている。

このようなランク付け回路１８は、個数検出回路１６か
らの人力数値が予め設定されたいずれのランクに当ては
まるかによって、いずれかの出力端子にその旨の出力を
行なうものである。すなわち、出力端子ＴＡは検出個数
「０」の場合、出力端子ＴＢは検出個数ｒｌＪの場合、
出力端子ＴＣは検出個数「２〜３」の場合、出力端子Ｔ
Ｄは検出個数「４以上」の場合に、それぞれ論理値の「
Ｈ」の出力が行なわれる。

次に１重み付けカウンタ２２の１／に出力側は、ＯＲゲ
ート２４を介して重み付けカウンタ２８のイネーブル端
子に接続されており、この重み付けカウンタ２８のｌ／
β出力側は、ＯＲゲート２６を介して重み付けカウンタ
３０のイネーブル端子に接続されている。そして、この
重み付けカウンタ３０の１　／　ｍ出力側は、−数構出
回路２０のクリア入力端に接続されている（ｋ、　Ｉ２
゜ｍは１重み付けの程度で決まる正の整数）。

なお、重み付けカウンタ２２．２８．３０は、入力によ
ってそれぞれに、１２．ｍ回のインクリメントが行なわ
れたときに１回のカウントを行なうものである。すなわ
ち、各カウントかに、　Ｉ２゜ｍの重み付けをもって行
なわれるようになっている。また、−数構出回路２０は
、入力シンクパルスが４回連続して一致し、クリアパル
スが入力されるまで、フレームパルスＳＦを出力するも
のである。

次に、外部からの適宜のビットクロツタＳＢは、Ｓ／Ｐ
変換回路ＩＯ及び内部シンクパルス発生回路３２のクロ
ック端子ＣＫに入力されるようになっている。この内部
シンクパルス発生回路３２の出力側は、前記−数構出回
路２０の他方の比較入力側、及び重み付けカウンタ２２
゜２８．３０のクロック端子ＣＫに各々接続されている
。また、−数構出回路２０のリセットパルス出力側は内
部シンクパルス発生回路３２のリセット端子に接続され
ており、そのフレームパルス出力側は重み付け力・ラン
ク２２．２８．３０のリセット端子に各々接続されてい
る。

次に、以上のような従来技術の動作について説明する。

まず、外部よりＭＵＳＥ音声信号ＳＡがＳ／Ｐ変換回路
ｌＯに入力され、ここでシリアル信号から１６ビツトの
パラレル信号に変換されて比較回路１４の各ＥＸＯＲ回
路に各々入力される。他方、これらのＥＸＯＲ回路には
、同期パターン出力回路１２から同期パターンの各ビッ
トの信号が各々入力される。同期パターンは、例えばｒ
ｏｏｏｌ　　００１１　０１０１　　ＬＩＩＯＪとなっ
ている。

これらの同期パターンと入力音声信号のパターンとが比
較回路１４によってビット毎に比較される。各ＥＸＯＲ
回路の比較結果は、いずれも個数検出回路１６に入力さ
れ、ここで比較結果に含まれる論理値「Ｈ」の個数、す
なわち一致しないビットの個数がカウントされる。そし
て、その個数が０個ならｒｏｏｏｏｏＪ、１個ならｒｏ
ｏｏｏｌ」、５個ならｒｏｏｌｏｌＪ。

１６個ならｒｌｏｏｏｏＪというように、５ビツトでそ
の個数がランク付け回路１８に入力される。

次に、ランク付け回路１８では、入力個数に応じて、上
述したようにＴＡ−ＴＤのいずれかの端子から出力が行
なわれる。

ここで１個数「０」の場合、すなわち ＭＵＳＥ音声信号の先頭の同期信号が誤りなく入力され
た場合には、端子ＴＡから外部シンクパルスＳＣが一致
検出回路２０に入力される。他方、この−数構出回路２
０には、内部シンクパルス発生回路３２から内部シンク
パルスＳＤが入力されている。

これらの外部シンクパルスＳＣと内部シンクパルスＳＤ
とは、−数構出回路２０によって比較される。そして両
パルスが、上述したように４回連続して一致すると、内
部シンクパルスＳＤがフレームパルスＳＦとしてＭＵＳ
Ｅ音声回路（図示せず）に出力される。このフレームパ
ルスＳＦは、後述する重み付けカウンタ２２．２８゜３
０にも各々入力され、それらのリセットが行なわれる。

これに対し、ランク付け回路１８に入力された不一致ビ
ットの個数が例えばｒｌＪのときは、端子ＴＢかも論理
値ｒＨＪの信号が重み付けカウンタ２２に入力される。

このため、重み付けカウンタ２２がイネーブル状態とな
り、クロック端子ＣＫに対する内部シンクパルスＳＤの
人力によってそのインクリメントがおこなわれる。

このような不一致個数小のフレームかに回連続した場合
には、重み付けカウンタ２２の論理値のｒＨ４となり、
これがＯＲ回路２４を介して重み付けカウンタ２８に入
力され、そのインクリメントが行なわれることとなる。

同様にして、不一致個数が「２〜３」の場合にはランク
付け回路１８の端子ＴＣの出力によって重み付けカウン
タ２８のインクリメントが行なわれ、不一致個数が「４
以上」の場合には端子ＴＤ比出力よって重み付けカウン
タ３０のインクリメントが行なわれる。すなわち、不一
致個数が小さいときは重み付けカウンタ２２のインクリ
メントが行なわれ、大きいほど重み付けカウンタ２８、
あるいは３０のインクリメントが行なわれる。また、各
カウンタ２２．２８．３０では、１／に、１／Ｉ２．１
／ｍの重み付けカウントが行なわれる。

従って１重み付けカウンタ２２．２８．３０では、全体
として不一致個数が多いときは速やかな（重みのある）
カウントによって非同期検出信号ＳＥが出力され、不一
致個数が少ないときはゆっくりした（重みのない）カウ
ントによって非同期検出信号ＳＥが出力される。

なお、実際には、同期信号の不一致ないしエラーが不規
則に発生するため、以上の動作を組合せた非常に複雑な
カウント動作が行なわれる。

このようにして得られた非同期検出信号ＳＥが一致検出
回路２０に人力されると、前回までの一致カウント値が
クリアされる。

［発明が解決しようとする課題］ しかしながら、以上のような従来の回路では、入力され
たＭＵＳＥ音声信号をＳ／Ｐ変換し１６ビツトパラレル
信号を得ることとしている。

このため、同期パターンと比較するための比較回路１４
として、１６個のＥＸＯＲ回路を用意する必要があり、
また、不一致ビットの個数を判別する個数検出回路１６
を設け、これによって不一致個数を読み取る必要がある
。

本発明は、かかる点に鑑みてなされたもので、信号のＳ
／Ｐ変換を行なうことなく簡易な構成の比較回路で信号
の比較を行なうとともに、不一致ビット個数を簡単に読
み取ることができる同期信号検出回路を提供することを
、その目的とするものである。

［課題を解決するための手段］ 本発明は、ディジタル信号伝送系によって伝送される各
伝送信号に含まれる同期信号を検出するとともに、同期
信号のエラー個数に対する所定の重み付けカウントを行
なって非同期状態を検出する同期信号検出回路において
、前記同期信号と同一のビットパターンを内部において
出力する内部同期信号発生回路と、これによって発生さ
れた内部同期信号と前記伝送信号とをシリアルに連続し
て比較する比較回路と、これの比較結果をビット毎にカ
ウントして同期信号検出を行なうカウンタ回路とを備え
たことを特徴とするものである。

［作用］ 本発明によれば、内部同期信号発生回路によって伝送信
号に含まれる同期信号と同一のビットパターンの内部同
期信号が発生される。そして、この内部同期信号と伝送
信号とが、ビット毎にシリアルに比較回路で比較される
。

ビット毎の比較結果は、カウンタ回路でカウントされ、
そのカウント結果から伝送信号に含まれている同期信号
の検出あるいは同期信号に含まれているエラー数の検出
が行なわれる。

［実施例］ 以下、本発明の実施例について、添付図面を参照しなが
ら説明する。なお、上述した従来例と同様の構成部分に
ついては、同一の符号を用いることとする。

第１図には、本発明にかかる同期信号検出回路の一実施
例が示されている。同図において。

ＭＵＳＥ音声信音声信号Ｓ−つのＥＸＯＲ回路からなる
比較回路５０の一方に人力されるよう°になっている。

この比較回路５０の出力側は、−数回数カウンタ５２の
イネーブル端子ＥＮ及び内部ＰＮ信号発生回路５４のリ
セット端子ＲＳに各々接続されている。

また、ビットクロック信号ＳＢは、前記−数回数カウン
タ５２．内部ＰＮ信号発生回路５４．内部シンクパルス
発生回路３２のクロック端子ＣＫに各々入力されている
。そして、内部ＰＮ信号発生回路５４の出力側は、前記
比較回路５０の他方の入力側に接続されている。

次に、前記−数回数カウンタ５２のリセット端子ＲＳに
は、内部シンクパルス発生回路３２の出力側が接続され
ている。そして、−数回数カウンク５２の外部シンクパ
ルスＳＧの出力端子ＲＣは一致検出回路２０の一方の入
力側に接続されており、４ビツトの残りカウント数出力
側はランク付け回路５６の入力側に接続されている。

次に、ランク付け回路５６は、出力端子ＴＥ。

ＴＦ、ＴＧを各々有している。これらの出力端子ＴＥ−
ＴＧは、第２図に示したランク付け回路１８の出力端子
ＴＢ−ＴＤに各々相当するものである。すなわち、出力
端子ＴＥは検出個数「０」の場合、出力端子ＴＦは検出
個数「ｌ」の場合、出力端子ＴＣは検出個数「２〜３」
の場合、出力端子ＴＧは検出個数「４以上」の場合に、
それぞれ論理値の「Ｈ」の出力が行なわれるようになっ
ている。

なお、その他の構成と接続は、第２図に示した従来回路
と同様である。

以上の各部のうち、内部ＰＮ信号発生回路５４は、同期
信号のビットパターンをシルアルに発生出力するもので
、これと入力ＭＵＳＥ音声信号の各ビットとが、シルア
ルに１ビツトづつ比較回路５０で連続して比較されるよ
うになっている。この比較回路５０からは、入力が一致
したときに論理値のｒＨＪが、入力が一致しないときに
論理値の「Ｌ」が出力されるようになっている。

次に、−数回数カウンク５２は、比較回路５０から入力
された論理値ｒＨＪの信号個数をカウントするもので、
１６ビツト全部が連続して一致した場合、すなわち論理
値のｒＨＪが１６個連続したときに外部シンクパルスＳ
Ｇが出力されるようになっている。そして、ｒ１６Ｊか
らカウント値Ｎを差し引いた残りカウント数（１６−Ｎ
）がランク付け回路５６に出力されるようになっている
。

次に、上記実施例の動作について説明する。

（ＩＩＭＵＳＥ音声信号の同期信号が誤りなく入力され
た場合 最初に、ＭＵＳＥ音声信号の同期信号が入力された場合
の動作について説明する。上述したように、ＭＵＳＥ音
声信号は、内部ＰＮ信号発生回路５４の出力同期パター
ンとともに比較回路５０に入力され、ここで１ビツトづ
つ順次連続して比較される。この場合は両者が一致する
ため、比較回路５０からは論理値の「Ｈ」が１６個連続
して出力され、これが−数回数カウンタ５２に人力され
ることとなる。

すると、−数回数カウンタ５２がイネーブル状態となり
、クロック端子ＣＫに対するビットクロック信号ＳＢの
入力によってそのインクリメントがおこなわれる。すな
わち、−数回数カウンタ５２において「１６」までのカ
ウントが行なわれることになる。このため、−数回数カ
ウンタ５２から外部シンクパルスＳＧが一致検出回路２
０に入力される。

他方、この−数構出回路２０には、上述した従米例と同
様に、内部シンクパルス発生回路３２から内部シンクパ
ルスＳＤが入力されている。これが、前記外部シンクパ
ルスＳＧと比較され、４回連続して両者が一致すると、
ＭＵＳＥ音声信号の同期信号が検出されたものと判断さ
れる。そして、−数構出回路２０から、前記内部シンク
パルスＳＤがフレームパルスＳＦとしてＭＵＳＥ音声回
路（図示せず）に出力される。

他方、一致回数カウンタ５２による残りカウント数はラ
ンク付け回路５６に入力される。しかし、この場合は残
りカウント数が「０」であるから、ランク付け回路５６
から重み付けカウンタ２２．２８．３０に出力が行なわ
れることはない、なお、前記フレームパルスＳＦが、重
み付けカウンタ２２．２８．３０に各々入力されるので
、それらはいずれもリセットされることとなる。

（２）ＭＵＳＥ音声信号の同期信号に誤りが含まれてい
る場合 次に、ＭＵＳＥ音声信号の同期信号に誤りが含まれてい
る場合について説明する。なお、ＭＵＳＥ音声信号の同
期信号以外の信号が入力された場合、信号そのものが入
力されない場合も同様の動作となる。

これらの場合には、一致回数カウンタ５２において前記
「１６」の連続したカウントは行なわれず、外部シンク
パルスＳＧは出力されない、しかし、相当する残りカウ
ント数がランク付け回路５６に入力され、そのランクに
応じて出力端子ＴＥ〜ＴＧから重み付けカウンタ２２．
２８゜３０にパルス出力が行なわれる。

そして、これらの重み付けカウンタ２２゜２８．３０に
よって上述した重み付けカウント動作が行なわれる。そ
して、例えば、ランク付け回路５６の出力端子ＴＥから
ｋＸＱＸｍ個のパルス出力が行なわれたとき、出力端子
ＴＦからβ×ｍ個のパルス出力が行なわれたとき、出力
端子ＴＧからｍ個のパルス出力が行なわれたときなどに
は、重み付けカウンタ３０から非同期検出信号ＳＥが一
致検出回路２０に人力され、そのクリアが行なわれる。

例えば、同期信号が３回連続して良好に検出された後に
非同期検出信号ＳＥが出力されると、数構出回路２０が
クリアされることになる。従って、再度、４回連続して
同期検出が行なわれない限り、フレームパルスＳＦの出
力は行なわれない。

このように、本実施例によれば、ＭＵＳＥ音声信号を、
内部で発生させた疑似ランダムＰＮ信号と１ビツトづつ
シリアルに比較することとしたので、Ｓ／Ｐ変換回路が
不要となり、比較回路も大幅に簡略化される。また、同
期信号に誤りが生じている場合、一致回数カウンタの残
りカウント値を見ることによって生じたエラー個数を簡
単に読み取ることができる。

なお、本発明は、何ら上記実施例に限定されるものでは
なく、同様の作用を奏するように種々設計変更が可能で
あり、本発明はこれらのものを含む０例えば１重み付け
カウンタの個数、ｋ、　ｊ２゜ｍの重み付けの程度など
は、必要に応じて適宜設定してよい、また、上述したＭ
ＵＳＥ方式以外のものに本発明を適用することを妨げる
ものではない。

［発明の効果］ 以上説明したように１本発明によれば、回路構成が大幅
に簡略化され、不一致ビット個数を簡単に読み取ること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明にかかる同期信号検出回路の一実施例を
示す回路図、第２図は従来例を示す回路図である。 ２０・・・−数構出回路、２２，２８．３０・・・重み
付けカウンタ、３２−・・内部シンクパルス発生回路、
５０・・・比較回路、５２−・・一致回数カウンタ、５
４・・・内部ＰＮ信号発生回路（内部同期信号発生回路
）、５６・・・ランク付け回路。 特許出願人　　日本ビクター株式会社 代表者　垣木邦夫 ■ 手続補正書（自制 事ＣＦの表示 事件との関係　　特許出願人 住所　神奈川県横浜市神奈用区守屋町 ３丁目１２番地 （１）明細書第５頁第８行乃至第９行の「そのフレーム
パルス出力側」を「ランク付け回路１８の出力端子ＴＡ
Ｊと補正する。 （２）同、第７頁第６行乃至第７行の［このフレームパ
ルスＳＦ、を「外部シンクパルスＳＣ」と補正する。 （３）同、第１５頁第１４行の「フレームパルスＳＦＪ
を「外部フレームパルスＳＧＪと補正する。 （４）第１図及び第２図を別紙補正図面のように補正す
る。 補正命令の日付 自発補正 ５、補正の対象 明細書の発明の詳細な説明の橢及び図面６、補正の内容

Claims (1)

1. 【特許請求の範囲】 ディジタル信号伝送系によって伝送される各伝送信号に
   含まれる同期信号を検出するとともに、同期信号のエラ
   ー個数に対する所定の重み付けカウントを行なって非同
   期状態を検出する同期信号検出回路において、 前記同期信号と同一のビットパターンを内部において出
   力する内部同期信号発生回路と、これによって発生され
   た内部同期信号と前記伝送信号とをシリアルに連続して
   比較する比較回路と、これの比較結果をビット毎にカウ
   ントして同期信号検出を行なうカウンタ回路とを備えた
   ことを特徴とする同期信号検出回路。