JPS59152760A - エラ−検出方式 - Google Patents
エラ−検出方式Info
- Publication number
- JPS59152760A JPS59152760A JP2573483A JP2573483A JPS59152760A JP S59152760 A JPS59152760 A JP S59152760A JP 2573483 A JP2573483 A JP 2573483A JP 2573483 A JP2573483 A JP 2573483A JP S59152760 A JPS59152760 A JP S59152760A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- bit
- input
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はｎＢｉｃ符号を用いた伝送方式に係り、簡単な
回路でｎＢＩＣ符号則エラーを検出出来るエラー検出方
式に関する。
回路でｎＢＩＣ符号則エラーを検出出来るエラー検出方
式に関する。
（ｂ） 技術の背景
ｎＢＩＣ符号とはｎピットの情報符号の最後の１ビツト
の符号反転符号゛をｎ千１ビット月にＣビ。
の符号反転符号゛をｎ千１ビット月にＣビ。
トとして用いるものである。
（Ｃ） 従来技術と問題点
従来、ｎＢｆｃ符号を用いた伝送方式で、伝送路のエラ
ーの検出を、フレーム同期をとる必要のない中間中継器
で行なおうとすると、エラー検出用にのみフレー合同期
回路が必要とな、り回路構成が複雑になる欠点がある。
ーの検出を、フレーム同期をとる必要のない中間中継器
で行なおうとすると、エラー検出用にのみフレー合同期
回路が必要とな、り回路構成が複雑になる欠点がある。
（ｄ） 発明の目的
本発明の目的は上記の欠点に鑑み、簡単な回路で同期を
取らずにｎＢＩＣ符号則のエラーを検出出来るエラー検
出方式の提供にある。
取らずにｎＢＩＣ符号則のエラーを検出出来るエラー検
出方式の提供にある。
（ｅ） 発明の構成
本発明は上記の目的を達成するために、Ｃビ。
トとＣビ、トの前のど、トが常に反転関係にあることに
着目し、入力信号と、該入力信号を１ビ。
着目し、入力信号と、該入力信号を１ビ。
ト遅延回路により遅延さ□せた信号との排他的論理和（
以下ＥＸ’−ＯＲと称す）をとり、その結果をｎ＋１ピ
ツトのシフトレジスタに入力し、該シフトレジスタのｎ
＋１ビ、トの各出力を１周期に１回、入力が常にルベル
の時は出力レベルがルベルで入力が１度でもＯレベルに
なると出力がＯレベルに保持されろ監視回路に入力し、
該監視回路の出力を監視力ることによｆ）ｎＢＩＣ符号
則エラーを同期を取らずに監視することを特徴とする。
以下ＥＸ’−ＯＲと称す）をとり、その結果をｎ＋１ピ
ツトのシフトレジスタに入力し、該シフトレジスタのｎ
＋１ビ、トの各出力を１周期に１回、入力が常にルベル
の時は出力レベルがルベルで入力が１度でもＯレベルに
なると出力がＯレベルに保持されろ監視回路に入力し、
該監視回路の出力を監視力ることによｆ）ｎＢＩＣ符号
則エラーを同期を取らずに監視することを特徴とする。
（ｆン 発明の実施例
以下本発明の１実施例につきｌ０ＢＩＣ符号を使用した
場合を例として図に従って説明する。
場合を例として図に従って説明する。
第１図は本発明の実施例のｌ０ＢＩＣ符号則エラー検出
回路の構成を示すプロ、り図、第２図は正常な場合の第
１図の各部の波形のタイムチャート、第３図はニジ−が
あった場合の第１図の各部の波形のタイムチャートであ
り、第２図第３図の（イ）は入力データ（Ｉ３）はＥＸ
−０１も回路の出力、（Ｑは監視時の各監視回路への入
力、（Ｄ）は各監視回路の出力全示す。
回路の構成を示すプロ、り図、第２図は正常な場合の第
１図の各部の波形のタイムチャート、第３図はニジ−が
あった場合の第１図の各部の波形のタイムチャートであ
り、第２図第３図の（イ）は入力データ（Ｉ３）はＥＸ
−０１も回路の出力、（Ｑは監視時の各監視回路への入
力、（Ｄ）は各監視回路の出力全示す。
図中１は１ビツト遅延回路、２ｉｄＥＸ−ＯＲ，回路、
３は１１ピ、トのシフトレジスタ、４−１〜４−１のみ
詳細を示している。５はカレンタ、６はオア回路、７は
アンド回路、８にＯレベル株ムコ回路である。
３は１１ピ、トのシフトレジスタ、４−１〜４−１のみ
詳細を示している。５はカレンタ、６はオア回路、７は
アンド回路、８にＯレベル株ムコ回路である。
最初に正常な礪ばＶこ竹箒１図第２図を用いて説明する
。又第２図の第４ビットｌ：ｌ？１ｌ−ｃビ、トどし、
カウンタ５は１周期の内シフトレジスタ：３に先頭が第
１ビツト相当で第１１ピ、ト相尚迄入力した時０レベル
を出力し、他の場合はルベルを出力するようにしておき
、この０１ノベルが？ｒ盃視回１？’ｒ４−１〜４−１
１のオア回路６（（入ノルた時オア′回路６全開放し、
この状態の場合のシフトレジスタ３の出力を監視する場
合に付説明する。今・、８２図（Ａ）に示す如き入力１
ｇ号が入力すると、その′！！：１つ状態と、１ビツト
遅延回路１にて１ビツト岸延された入力信号がＥＸ−Ｏ
ＩＬ回路２に人力し、排他的論理オ目がとられその結果
は第２図ｒＢ）に示す如き状態となりシフトレジスタ３
に入力する１、シフトレジスタ３に先頭が第１ビツトの
場合のＥ、’＜−０）Ｌ回路２の出力で最終が第１１ビ
、トのＥＸ−０）（回路２の出力の状態になると、上記
説明の如く各監視回路４−１〜４−１１のオア回路６は
開放状態となり、シフトレジスタ３の各ビットの出力が
各監視回路４−１〜４−１１のアンド回路７に入力する
。アンド回路７にはもう１つの大力としてＯレベル保持
回路８の出力が人力している。０レベル保持回路８はフ
ッド回路７め出力が０でろった場合リセット信号が入力
される迄Ｏレベルを出力しつづける回路で６９リセット
信号が入力した時出力はｌになる。この０レベル保持回
路８により各監視回路４−１〜４−１１への人力が１＋
、にルベルであるＩＩ！ｆは出力はルベルであるが、１
度でも０レベルが入力するとリセット信号が入力される
迄出力は（）レベルとなる。ＣビットとＣビットの１つ
前のビットのｇｘ−〇ルをとった出力は正常時は常にル
ベルであるからＣビットにあたるシフトレジスタ３のビ
ットの出力は１となる。他のビットについてはｇＸ−Ｏ
ｒ（をとった値の１と０の確率は％であり、監視回路の
出力がルベルであ°る確率は、眠周胡で見た場合は（Ｉ
／２＞’となりｍ？大きくすることにより ？ｎｉ 宅
（ｄ 、 ｏに限りなく近づく。今第２図の場合で、第
１周期から第３１Ｎ期迄例えば・１！Ｊビツトから第４
ビ、ト迄の監ｔに回路４−１１〜４−８迄、０人力を見
ろと第２１凶（Ｃ）＆こ示す如く第１ビツトから第３ビ
、ト迄に（ま（）レベルがありｖａ４ピット（Ｃどｙト
Ｈま常にルベルである０従って監視回路４−１１〜４−
８ ’ｊ）出力は第２図（鴎に示すηＥｌ ＜ ４４ビ
ツトの監視回路４−８の出力は常にルベルで）鐙視回路
４−１１〜４−９の出力はθレベルとなる。このことに
よ！ｌ）Ｃビットは第４ビ、トでおり正常であることが
判る。
。又第２図の第４ビットｌ：ｌ？１ｌ−ｃビ、トどし、
カウンタ５は１周期の内シフトレジスタ：３に先頭が第
１ビツト相当で第１１ピ、ト相尚迄入力した時０レベル
を出力し、他の場合はルベルを出力するようにしておき
、この０１ノベルが？ｒ盃視回１？’ｒ４−１〜４−１
１のオア回路６（（入ノルた時オア′回路６全開放し、
この状態の場合のシフトレジスタ３の出力を監視する場
合に付説明する。今・、８２図（Ａ）に示す如き入力１
ｇ号が入力すると、その′！！：１つ状態と、１ビツト
遅延回路１にて１ビツト岸延された入力信号がＥＸ−Ｏ
ＩＬ回路２に人力し、排他的論理オ目がとられその結果
は第２図ｒＢ）に示す如き状態となりシフトレジスタ３
に入力する１、シフトレジスタ３に先頭が第１ビツトの
場合のＥ、’＜−０）Ｌ回路２の出力で最終が第１１ビ
、トのＥＸ−０）（回路２の出力の状態になると、上記
説明の如く各監視回路４−１〜４−１１のオア回路６は
開放状態となり、シフトレジスタ３の各ビットの出力が
各監視回路４−１〜４−１１のアンド回路７に入力する
。アンド回路７にはもう１つの大力としてＯレベル保持
回路８の出力が人力している。０レベル保持回路８はフ
ッド回路７め出力が０でろった場合リセット信号が入力
される迄Ｏレベルを出力しつづける回路で６９リセット
信号が入力した時出力はｌになる。この０レベル保持回
路８により各監視回路４−１〜４−１１への人力が１＋
、にルベルであるＩＩ！ｆは出力はルベルであるが、１
度でも０レベルが入力するとリセット信号が入力される
迄出力は（）レベルとなる。ＣビットとＣビットの１つ
前のビットのｇｘ−〇ルをとった出力は正常時は常にル
ベルであるからＣビットにあたるシフトレジスタ３のビ
ットの出力は１となる。他のビットについてはｇＸ−Ｏ
ｒ（をとった値の１と０の確率は％であり、監視回路の
出力がルベルであ°る確率は、眠周胡で見た場合は（Ｉ
／２＞’となりｍ？大きくすることにより ？ｎｉ 宅
（ｄ 、 ｏに限りなく近づく。今第２図の場合で、第
１周期から第３１Ｎ期迄例えば・１！Ｊビツトから第４
ビ、ト迄の監ｔに回路４−１１〜４−８迄、０人力を見
ろと第２１凶（Ｃ）＆こ示す如く第１ビツトから第３ビ
、ト迄に（ま（）レベルがありｖａ４ピット（Ｃどｙト
Ｈま常にルベルである０従って監視回路４−１１〜４−
８ ’ｊ）出力は第２図（鴎に示すηＥｌ ＜ ４４ビ
ツトの監視回路４−８の出力は常にルベルで）鐙視回路
４−１１〜４−９の出力はθレベルとなる。このことに
よ！ｌ）Ｃビットは第４ビ、トでおり正常であることが
判る。
次に第１図８３図を用いて工・ラーのめる場合に付き説
明する。第３図は′ｆ、２周期のＣビ、トがエラーの場
合である。この時は第２周期のＣビットとその一つ曲の
ビットのｇｘ−ｏルをとったＥＸ−ＯＲ回路２の出力は
第３図（Ｂ）のイに示す如くＯレベルとなる。従って第
４ビツトの監視回路４−８への人力は第３図（Ｃ）の第
４ビツトに示す如く第２周期でυレベルとな！ｌｌ監視
回路４−８の出力も舛３図（１）の第４ビツトに示す如
く０となる。これですべての監視回路の出力が０になる
ので、エラーが発生したことが判る。以上の如く、この
方式はＣビット同期をとらず高いビットレートのユ易貧
間辿になる回路２使目１しないので、簡単な回路で高い
ビットレートでもｎＢＬｃ符号則の監視が出来るる（ｇ
）発明の効果 以−ト詳細に説明せる如く本発明によれ（は、高いビッ
トレートの場合でも簡ヰな回路で同期を取らずにｎ Ｂ
Ｉ Ｃ符号則エラーを検出出来る効果がある。
明する。第３図は′ｆ、２周期のＣビ、トがエラーの場
合である。この時は第２周期のＣビットとその一つ曲の
ビットのｇｘ−ｏルをとったＥＸ−ＯＲ回路２の出力は
第３図（Ｂ）のイに示す如くＯレベルとなる。従って第
４ビツトの監視回路４−８への人力は第３図（Ｃ）の第
４ビツトに示す如く第２周期でυレベルとな！ｌｌ監視
回路４−８の出力も舛３図（１）の第４ビツトに示す如
く０となる。これですべての監視回路の出力が０になる
ので、エラーが発生したことが判る。以上の如く、この
方式はＣビット同期をとらず高いビットレートのユ易貧
間辿になる回路２使目１しないので、簡単な回路で高い
ビットレートでもｎＢＬｃ符号則の監視が出来るる（ｇ
）発明の効果 以−ト詳細に説明せる如く本発明によれ（は、高いビッ
トレートの場合でも簡ヰな回路で同期を取らずにｎ Ｂ
Ｉ Ｃ符号則エラーを検出出来る効果がある。
第１１ｇ１は本発明の実施例のｌｌＩｃ符号則エラー検
出回路の、構成を丞すブロック図、第２図は正常な場合
の第１図の各部の波形のタイムチャート、′４３図蝶エ
ラーがあった場合の第１１ゾ１の各部の波形のタイムチ
ャートであるっ 図中１は１ビツト遅延回路、２（ま卸地的論理和回路、
３＆’：ｊ：ｉｉビ、トのシフトレジスタ、４−１〜４
−１１は監視回路、５はカウンタ、６はオア回路、７け
アンド回路、８はＯレベル保持回路を示す。
出回路の、構成を丞すブロック図、第２図は正常な場合
の第１図の各部の波形のタイムチャート、′４３図蝶エ
ラーがあった場合の第１１ゾ１の各部の波形のタイムチ
ャートであるっ 図中１は１ビツト遅延回路、２（ま卸地的論理和回路、
３＆’：ｊ：ｉｉビ、トのシフトレジスタ、４−１〜４
−１１は監視回路、５はカウンタ、６はオア回路、７け
アンド回路、８はＯレベル保持回路を示す。
Claims (1)
- ｎ１３ ＩＣ符号を用いた伝送方式において、入力信号
と、該入カイ８号をｌビ、ト遅延回路により遅延させた
信号との排他的論理和をとり、その結果をｎ＋１ピット
シフトレジスタに入力し、該シフトレジスタのｎ＋１ピ
ットの各出力を１周期に１回、入力が常にルベルの時は
出力がルベルで、入力が１度でもＯレベルになると出力
がυレベルに保持される監視回路に入力し該監視回路の
出力を監視することによりｎＢｉＣ符号則エラーを同期
を取らずに監視することを特徴とするエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2573483A JPS59152760A (ja) | 1983-02-18 | 1983-02-18 | エラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2573483A JPS59152760A (ja) | 1983-02-18 | 1983-02-18 | エラ−検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59152760A true JPS59152760A (ja) | 1984-08-31 |
Family
ID=12174040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2573483A Pending JPS59152760A (ja) | 1983-02-18 | 1983-02-18 | エラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319541B1 (en) | 1995-06-06 | 2001-11-20 | Delsys Pharmaceutical Corporation | Method and apparatus for electrostatically depositing a medicament powder upon predefined regions of a substrate |
-
1983
- 1983-02-18 JP JP2573483A patent/JPS59152760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319541B1 (en) | 1995-06-06 | 2001-11-20 | Delsys Pharmaceutical Corporation | Method and apparatus for electrostatically depositing a medicament powder upon predefined regions of a substrate |
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