JPS62248328A - パス監視信号発生回路 - Google Patents
パス監視信号発生回路Info
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- JPS62248328A JPS62248328A JP9303486A JP9303486A JPS62248328A JP S62248328 A JPS62248328 A JP S62248328A JP 9303486 A JP9303486 A JP 9303486A JP 9303486 A JP9303486 A JP 9303486A JP S62248328 A JPS62248328 A JP S62248328A
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- 238000012544 monitoring process Methods 0.000 title claims abstract description 64
- 238000003780 insertion Methods 0.000 claims abstract description 28
- 230000037431 insertion Effects 0.000 claims abstract description 27
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 23
- 238000001514 detection method Methods 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段 (第1図)作用
実施例
(a)一実施例の構成の説明 (第2図)(b)一実施
例の動作の説明(第3図、第4図)(C)他の実施例の
説明 発明の効果 〔概要〕 入力された直列パスパターンから複数のパス監視信号と
パターン挿入信号とを発生するパス監視信号発生回路に
おいて、入力された信号がパスパターンであることを判
別して発生回路を動作制御する動作制御回路を設けるこ
とにより、別に動作のための制御信号を受けなくても動
作できるようにしたものである。
例の動作の説明(第3図、第4図)(C)他の実施例の
説明 発明の効果 〔概要〕 入力された直列パスパターンから複数のパス監視信号と
パターン挿入信号とを発生するパス監視信号発生回路に
おいて、入力された信号がパスパターンであることを判
別して発生回路を動作制御する動作制御回路を設けるこ
とにより、別に動作のための制御信号を受けなくても動
作できるようにしたものである。
本発明は、デジタルパスの障害監視のため信号に挿入さ
れるパス監視信号を発生するためのパス監視信号発生回
路に関し、特に同期デジタル2次群伝送路と局内インタ
ーフエイスとの間に回線設定を行うため設けられる多重
変換装置のデジタルパス監視のために有用なパス監視信
号発生回路に関する。
れるパス監視信号を発生するためのパス監視信号発生回
路に関し、特に同期デジタル2次群伝送路と局内インタ
ーフエイスとの間に回線設定を行うため設けられる多重
変換装置のデジタルパス監視のために有用なパス監視信
号発生回路に関する。
例えば、約6メガbit/sの伝送路と8メガbi t
/ sの局内インターフェイス(局内交換機等)との
間に信号の多重化、速度変換、回線設定を行うための多
重変換装置が利用されている。
/ sの局内インターフェイス(局内交換機等)との
間に信号の多重化、速度変換、回線設定を行うための多
重変換装置が利用されている。
多重変換装置は、第5図(A)に示す如く、伝送路イン
ターフェイスと、回線設定部TSWと、局内インターフ
ェイスで構成されている。伝送路から局内への信号に対
しては、伝送路インターフェイスで10本の2次群伝送
路の信号を6メガから8メガに速度変換後、MUX部で
5線−4線変換し、8本のパス(ハイウェイ)に多重化
し、回線設定部TSWに与える。回線設定部TSWでは
、ダブルバッファ形式のメモリに信号を格納して、物理
的にチャンネルを分解することなく多重化信号のままタ
イムスロットの入替えを行う回線設定を行ない、局内イ
ンターフェイスに8本のパスで出力し、局内インターフ
ェイスではDMUX部で8メガ信号のまま4線−5線変
換し、局内へ伝送するものである。
ターフェイスと、回線設定部TSWと、局内インターフ
ェイスで構成されている。伝送路から局内への信号に対
しては、伝送路インターフェイスで10本の2次群伝送
路の信号を6メガから8メガに速度変換後、MUX部で
5線−4線変換し、8本のパス(ハイウェイ)に多重化
し、回線設定部TSWに与える。回線設定部TSWでは
、ダブルバッファ形式のメモリに信号を格納して、物理
的にチャンネルを分解することなく多重化信号のままタ
イムスロットの入替えを行う回線設定を行ない、局内イ
ンターフェイスに8本のパスで出力し、局内インターフ
ェイスではDMUX部で8メガ信号のまま4線−5線変
換し、局内へ伝送するものである。
このような多重変換装置では、速度変換によって生じる
空きタイムスロットであるFTS (Filling
Time 5lot )にパス監視信号を挿入して、パ
ス監視信号を利用して、ハイウェイHWI〜HW8や回
線設定部TSWの障害監視を行うFTSを用いたパス監
視技術が用いられている。
空きタイムスロットであるFTS (Filling
Time 5lot )にパス監視信号を挿入して、パ
ス監視信号を利用して、ハイウェイHWI〜HW8や回
線設定部TSWの障害監視を行うFTSを用いたパス監
視技術が用いられている。
即ち、第5図(B)に示す如く、6メガー8メガの速度
変換によって、1フレーム(128タイムスロツト)毎
に8つの空きタイムスロットが生じ、これをFTSとし
、各ハイウェイ(パス毎)に第5図(C)のパス監視信
号を、伝送路インターフェイスで例えばタイムスロ7)
TS2、TS$66に挿入し、局内インターフェイスで
このパス監視信号を抽出してチェックして、パス監視を
行うものである。
変換によって、1フレーム(128タイムスロツト)毎
に8つの空きタイムスロットが生じ、これをFTSとし
、各ハイウェイ(パス毎)に第5図(C)のパス監視信
号を、伝送路インターフェイスで例えばタイムスロ7)
TS2、TS$66に挿入し、局内インターフェイスで
このパス監視信号を抽出してチェックして、パス監視を
行うものである。
このため、伝送路インターフェイスには、係るパス監視
信号の発生のためのパス監視信号発生回路PGが設けら
れ、一方局内インターフェイスには、パス監視信号チェ
ック回路PCが設けられている。
信号の発生のためのパス監視信号発生回路PGが設けら
れ、一方局内インターフェイスには、パス監視信号チェ
ック回路PCが設けられている。
このパス監視信号発生回路PCは、与えられたパスパタ
ーンPから各ハイウェイHWI〜HW8毎に異なるパス
監視信号と、出力パス監視信号の存在(有効性)を示す
パターン挿入信号とを発生する必要がある。
ーンPから各ハイウェイHWI〜HW8毎に異なるパス
監視信号と、出力パス監視信号の存在(有効性)を示す
パターン挿入信号とを発生する必要がある。
従来のパス監視信号発生回路PCは、第6図に示す如く
、シフトレジスタ等で構成された監視信号発生回路1と
、入力制御回路4と、挿入信号発生回路5とで構成され
、パス監視信号の発生に際しては、外部から第5図(C
)のバスパターンを監視信号発生回路1に与えるととも
に、そのパターン位置を示すパターン位置信号を入力制
御回路4に与え、入力制御回路4がパターン位置信号を
入力パスパターンの同期信号として用いて、パス監視発
生回路1の動作、シフトレジスタの入力選択を行って、
バスパターンP又は子から1ビツトづつづれた8つのパ
ス監視信号(第5図(C)参照)PHWI−PHW8を
発生させていた。
、シフトレジスタ等で構成された監視信号発生回路1と
、入力制御回路4と、挿入信号発生回路5とで構成され
、パス監視信号の発生に際しては、外部から第5図(C
)のバスパターンを監視信号発生回路1に与えるととも
に、そのパターン位置を示すパターン位置信号を入力制
御回路4に与え、入力制御回路4がパターン位置信号を
入力パスパターンの同期信号として用いて、パス監視発
生回路1の動作、シフトレジスタの入力選択を行って、
バスパターンP又は子から1ビツトづつづれた8つのパ
ス監視信号(第5図(C)参照)PHWI−PHW8を
発生させていた。
又、この位置信号と監視信号発生回路lの出力とによっ
て挿入信号発生回路5がパターン挿入信号を発生してい
た。
て挿入信号発生回路5がパターン挿入信号を発生してい
た。
このような電子回路においては、一般にLSI化される
傾向にあり、係るパス監視信号発生回路も他の回路とと
もに1チツプ化されている。
傾向にあり、係るパス監視信号発生回路も他の回路とと
もに1チツプ化されている。
このようなLSI化に際しては、近年の半導体製造技術
の進歩により回路自体は極少化され、1つのチップに多
数の機能回路を収容できる一方、入出力信号線、即ち入
出力ピン数は制限される。
の進歩により回路自体は極少化され、1つのチップに多
数の機能回路を収容できる一方、入出力信号線、即ち入
出力ピン数は制限される。
このため、パス監視発生回路のLSI化に際しても、入
出力信号線数を最少とするようなものが求められている
。
出力信号線数を最少とするようなものが求められている
。
しかしながら、従来の回路では、図示しないリセット入
力も含めると、最低で入力線3本、出力線9本を必要と
し、入出力信号線数が最少とならないという問題があっ
た。
力も含めると、最低で入力線3本、出力線9本を必要と
し、入出力信号線数が最少とならないという問題があっ
た。
本発明は、入出力線数を最少とすることのできるパス監
視信号発生回路を提供することを目的とする。
視信号発生回路を提供することを目的とする。
第1図は本発明の原理説明図である。
図中、第6図で示したものと同一のものは同一の記号で
示してあり、2は動作制御回路であり、監視信号発生回
路1に入力された信号がパスパターンであるかを判別し
、発生回路lの動作を制御するもの、3は挿入信号発生
回路であり、発生回路1で発生し複数のパス監視信号か
らパターン挿入信号を発生するものである。
示してあり、2は動作制御回路であり、監視信号発生回
路1に入力された信号がパスパターンであるかを判別し
、発生回路lの動作を制御するもの、3は挿入信号発生
回路であり、発生回路1で発生し複数のパス監視信号か
らパターン挿入信号を発生するものである。
本発明では、動作制御回路2で入力信号がパスパターン
であるかを判別して発生回路1の動作制御を行っている
から、外部からパターン位置信号を必要としない。
であるかを判別して発生回路1の動作制御を行っている
から、外部からパターン位置信号を必要としない。
このため、入力信号数を減らすことができ、LSI化に
有利となる。
有利となる。
又、パターン位置信号が入力されないから、発生したパ
ス監視信号によって挿入信号発生回路3がパターン挿入
信号を発生するようにして、パターン位置信号を外部か
ら得なくても、パターン挿入信号を発生できるようにし
ている。
ス監視信号によって挿入信号発生回路3がパターン挿入
信号を発生するようにして、パターン位置信号を外部か
ら得なくても、パターン挿入信号を発生できるようにし
ている。
(a)一実施例の構成の説明
第2図は本発明の一実施例構成図である。
図中、第1図及び第6図で示したものと同一のものは同
一の記号で示してあり、1aはシリアル入力シフトレジ
スタであり、シリアル入力される8ビツトのパスパター
ンをパラレル8ビツトに変換するもの、1bはシリアル
/パラレル人力シフトレジスタであり、入力としてのシ
フトレジスタ1aのパラレル出力と、自己のQH小出力
シリアル出力とをシリアル/ロード端子S/Lに入力さ
れる選択信号G5によって選択し、選択信号G5が“ロ
ー”レベルなら、シフトレジスタ1aのパラレル出力ヲ
ロードし、“ハイ”レベルなら、QH小出力シリアル入
力とし、シフト動作するもの、3は前述の挿入信号発生
回路であり、8人カアンドゲートで構成され、シフトレ
ジスタ1bの8ビツトのパラレル端子QA−QHの出力
が入力され、論理積によってパターン挿入信号G6を発
するもの、2aはパスパターン検出回路であり、シフト
レジスタ1aに入力された信号がパスパターンであるか
を検出するための回路であり、シフトレジスタ1aの3
ビツトのQF SQG%QHからパスパターンであるか
を検出するもの、2bはパターン終端検出回路であり、
シフトレジスタ1bの出力によってパス監視信号の終端
を検出するもの、2Cは入力選択回路であり、パスパタ
ーン検出回路2aとパターン終端検出回路2bの出力に
応じて、シフトレジスタ1bの入力選択を行うべく、選
択信号G5を出力するものである。
一の記号で示してあり、1aはシリアル入力シフトレジ
スタであり、シリアル入力される8ビツトのパスパター
ンをパラレル8ビツトに変換するもの、1bはシリアル
/パラレル人力シフトレジスタであり、入力としてのシ
フトレジスタ1aのパラレル出力と、自己のQH小出力
シリアル出力とをシリアル/ロード端子S/Lに入力さ
れる選択信号G5によって選択し、選択信号G5が“ロ
ー”レベルなら、シフトレジスタ1aのパラレル出力ヲ
ロードし、“ハイ”レベルなら、QH小出力シリアル入
力とし、シフト動作するもの、3は前述の挿入信号発生
回路であり、8人カアンドゲートで構成され、シフトレ
ジスタ1bの8ビツトのパラレル端子QA−QHの出力
が入力され、論理積によってパターン挿入信号G6を発
するもの、2aはパスパターン検出回路であり、シフト
レジスタ1aに入力された信号がパスパターンであるか
を検出するための回路であり、シフトレジスタ1aの3
ビツトのQF SQG%QHからパスパターンであるか
を検出するもの、2bはパターン終端検出回路であり、
シフトレジスタ1bの出力によってパス監視信号の終端
を検出するもの、2Cは入力選択回路であり、パスパタ
ーン検出回路2aとパターン終端検出回路2bの出力に
応じて、シフトレジスタ1bの入力選択を行うべく、選
択信号G5を出力するものである。
パスパターン検出回路2aは、パスパターンが8ビツト
で構成され、1ビツト目のみがローレベルのパスパター
ンPと1ビツト目のみがハイレベルのパスパターン百と
が用いられるとすると、シフトレジスタ1aのQH小出
力反転するインバータ20と、シフトレジスタlaのQ
F 、 QG 、反転QHのオア(論理和)をとり、パ
スパターンPの存在を検出する信号ciを発するオアゲ
ート21と、シフトレジスタ1aのQF 、 QG 、
反転QHのナンド(NAND)をとり、パスパターンP
の存在を検出する信号G2を発するナントゲート22と
、オアゲート21とナントゲート22とのナンドをとる
ナントゲート23と、ナントゲート23の出力であるパ
ターン検出信号G3をパターン挿入信号G6の出力期間
禁止するためのアンドゲート24とを有している。
で構成され、1ビツト目のみがローレベルのパスパター
ンPと1ビツト目のみがハイレベルのパスパターン百と
が用いられるとすると、シフトレジスタ1aのQH小出
力反転するインバータ20と、シフトレジスタlaのQ
F 、 QG 、反転QHのオア(論理和)をとり、パ
スパターンPの存在を検出する信号ciを発するオアゲ
ート21と、シフトレジスタ1aのQF 、 QG 、
反転QHのナンド(NAND)をとり、パスパターンP
の存在を検出する信号G2を発するナントゲート22と
、オアゲート21とナントゲート22とのナンドをとる
ナントゲート23と、ナントゲート23の出力であるパ
ターン検出信号G3をパターン挿入信号G6の出力期間
禁止するためのアンドゲート24とを有している。
一方、パターン終端検出回路2bは、シフトレジスタ1
bのQG比出力反転するインバータ25と、シフトレジ
スタlbのQF 、反転QG SQHよりパスパターン
Pによるパス監視信号PHWI〜PHW8の終端を検出
するオアゲート26と、同じ<QF、反転QG 、QH
よりパスパターンPによるパス監視信号PHWI−PH
W8の終端を検出するナントゲート27と、オアゲート
26とナントゲート27の出力のナンドをとり、パター
ン終端信号G9を発するナントゲート28とを有してい
る。
bのQG比出力反転するインバータ25と、シフトレジ
スタlbのQF 、反転QG SQHよりパスパターン
Pによるパス監視信号PHWI〜PHW8の終端を検出
するオアゲート26と、同じ<QF、反転QG 、QH
よりパスパターンPによるパス監視信号PHWI−PH
W8の終端を検出するナントゲート27と、オアゲート
26とナントゲート27の出力のナンドをとり、パター
ン終端信号G9を発するナントゲート28とを有してい
る。
入力選択回路2Cは、外部からのリセット信号、パター
ン検出回路2aからのパターン検出信号G4及びパター
ン終端検出回路2bからのパターン終端信号G9のノア
(NOR)をとるノアゲート29で構成され、入力選択
信号G5をシフトレジスタlbのシリアル/ロード端子
S/Lに与えるものである。
ン検出回路2aからのパターン検出信号G4及びパター
ン終端検出回路2bからのパターン終端信号G9のノア
(NOR)をとるノアゲート29で構成され、入力選択
信号G5をシフトレジスタlbのシリアル/ロード端子
S/Lに与えるものである。
(b)一実施例の動作の説明
前述の第2図の実施例では、パスパターンPによるパス
監視信号が第5図のFTSの例えばタイムスロッI−T
S 2に挿入され、パスパターンPによるパス監視信
号が第5図のFTSの例えばタイムスロットTS66に
挿入され、第5図のパス監視回路PCがタイムスロット
TS2とパスパターンPによるパス監視信号が、タイム
スロットTS66にバスパターン百によるパス監視信号
が存在することによって1フレームのデータの有効性を
チェックするようにしているため、パスパターンPとP
の両方に応じてパス監視信号を発生させるようにしてい
る。
監視信号が第5図のFTSの例えばタイムスロッI−T
S 2に挿入され、パスパターンPによるパス監視信
号が第5図のFTSの例えばタイムスロットTS66に
挿入され、第5図のパス監視回路PCがタイムスロット
TS2とパスパターンPによるパス監視信号が、タイム
スロットTS66にバスパターン百によるパス監視信号
が存在することによって1フレームのデータの有効性を
チェックするようにしているため、パスパターンPとP
の両方に応じてパス監視信号を発生させるようにしてい
る。
第3図及び第4図は第2図構成の動作説明図であり、第
3図はパスパターンPが入力された場合、第4図はパス
パターンPが入力された場合の各部の信号波形図である
。
3図はパスパターンPが入力された場合、第4図はパス
パターンPが入力された場合の各部の信号波形図である
。
先づ、パスパターンPが入力された時の動作を第3図に
より説明する。
より説明する。
■ 自走形のシフトレジスタ1aにシリアルのパスパタ
ーンPが入力される。パスパターンPは8ビツトで構成
され、先頭ビットのみがローレベルであるパターンであ
るから、8ビツトのパスパターンPがシフトレジスタ1
aに入力され、自走シフトされて、パターンPの先頭が
QHに達すると、シフトレジスタ1aのQHはローレベ
ル、QF SQGはハイレベルとなる。QHはインバー
タで反転されるので、ナントゲート22の全入力はハイ
レベルトナリ、従ってローレベルのパスパターンPの検
出信号G2が発生する。この時、オアゲート21の出力
G1はハイレベルであるので、ナントゲート23の出力
G3はハイレベルのバスパターン検出信号となる。
ーンPが入力される。パスパターンPは8ビツトで構成
され、先頭ビットのみがローレベルであるパターンであ
るから、8ビツトのパスパターンPがシフトレジスタ1
aに入力され、自走シフトされて、パターンPの先頭が
QHに達すると、シフトレジスタ1aのQHはローレベ
ル、QF SQGはハイレベルとなる。QHはインバー
タで反転されるので、ナントゲート22の全入力はハイ
レベルトナリ、従ってローレベルのパスパターンPの検
出信号G2が発生する。この時、オアゲート21の出力
G1はハイレベルであるので、ナントゲート23の出力
G3はハイレベルのバスパターン検出信号となる。
この出力G3はアンドゲート24に入り、アンドゲート
24ではパターン挿入信号G6がローレベルでないので
、そのまま通過し、パターン検出信号G4が出力される
。
24ではパターン挿入信号G6がローレベルでないので
、そのまま通過し、パターン検出信号G4が出力される
。
■ この信号G4はノアゲート29で反転され、ローレ
ベルとなり、入力選択信号G5はローレベルとなり、シ
フトレジスタ1bのS/L端子に入力する。
ベルとなり、入力選択信号G5はローレベルとなり、シ
フトレジスタ1bのS/L端子に入力する。
従って、シフトレジスタ1bには、パラレルロードが指
示され、シフトレジスタ1aのパスパターンPは並列(
パラレル)にシフトレジスタlbのA〜H入力にロード
される。
示され、シフトレジスタ1aのパスパターンPは並列(
パラレル)にシフトレジスタlbのA〜H入力にロード
される。
■ シフトレジスタ1aは自走しているので、次のクロ
ックでシフトレジスタlaのQHはハイレベルに変化し
、信号G2はハイレベルに変化し、従って信号G3、G
4もローレベルに変化し、入力選択信号G5はハイレベ
ルに変化する。
ックでシフトレジスタlaのQHはハイレベルに変化し
、信号G2はハイレベルに変化し、従って信号G3、G
4もローレベルに変化し、入力選択信号G5はハイレベ
ルに変化する。
これによって、シフトレジスタ1bには、今度はシリア
ル入力が指示され、ロードされたバスパタ・−ンPによ
るQH小出力シリアル入力端子SIに戻し、クロックに
よってシフト動作を行う。
ル入力が指示され、ロードされたバスパタ・−ンPによ
るQH小出力シリアル入力端子SIに戻し、クロックに
よってシフト動作を行う。
これによって、最初にシフトレジスタ1bのQH小出力
ローレベルであったのが、次にQA比出力ローレベルと
なり、以下順次QB 5QC−QGとローレベルとなる
。
ローレベルであったのが、次にQA比出力ローレベルと
なり、以下順次QB 5QC−QGとローレベルとなる
。
このため、シフトレジスタ1bの各出力QA〜QHはロ
ーレベルが1ビツトづつずれた8つのパス監視信号PH
WI〜PHW8が出力される。
ーレベルが1ビツトづつずれた8つのパス監視信号PH
WI〜PHW8が出力される。
■ 一方、アンドゲート3は、各出力QA −Qllの
論理積をとっているので、シフトレジスタlbのシフト
動作の間はいずれかの出力QA −QHがローレベルに
なっているので、ローレベルのパターン挿入信号G6を
発生する。
論理積をとっているので、シフトレジスタlbのシフト
動作の間はいずれかの出力QA −QHがローレベルに
なっているので、ローレベルのパターン挿入信号G6を
発生する。
このパターン挿入信号G6は図示の如く外部へ出力され
るとともに、アンドゲートG4を閉じ、これによってパ
スパターンPの検出からパス監視信号PHWI〜PHW
8の出力の終了までの間にゲート21.22でパスパタ
ーンとして検出が行われても、入力選択信号G5をロー
レベルとすることなく、シフトレジスタ1bのシフト動
作を保証する。
るとともに、アンドゲートG4を閉じ、これによってパ
スパターンPの検出からパス監視信号PHWI〜PHW
8の出力の終了までの間にゲート21.22でパスパタ
ーンとして検出が行われても、入力選択信号G5をロー
レベルとすることなく、シフトレジスタ1bのシフト動
作を保証する。
■ これとともにパターン終端検出回路2bは発生した
パス監視信号PHWI、PHW7、PHW8からパター
ンの終端を検出している。
パス監視信号PHWI、PHW7、PHW8からパター
ンの終端を検出している。
パスパターンPの場合には、シフトレジスタ1bのQG
比出力即ちパス監視信号P)(W8がローレベルでPH
WI、PHW7がハイレベルになった時にパターンの終
端であるから、シフトレジスタ1bのQF SQH、反
転QGのナンドをとるナントゲート27は、パス監視信
号PHW8がローレベルになった時点でローレベルの終
端信号G8を出力する。
比出力即ちパス監視信号P)(W8がローレベルでPH
WI、PHW7がハイレベルになった時にパターンの終
端であるから、シフトレジスタ1bのQF SQH、反
転QGのナンドをとるナントゲート27は、パス監視信
号PHW8がローレベルになった時点でローレベルの終
端信号G8を出力する。
この時、オアゲート26の出力G7はハイレベルである
ので、ナントゲート28からは、ハイレベルの終端信号
G9を発生する。
ので、ナントゲート28からは、ハイレベルの終端信号
G9を発生する。
この終端信号G9は、ノアゲート29でローレベルの入
力選択信号G5に変換されるので、シフトレジスタ1b
のシリアル入力シフト動作は停止し、シフトレジスタ1
aのパラレルデータがロードされる。前述の如くシフト
レジスタ1aはクロ;ツクで自走しているので、係るパ
ラレルデータは全てハイレベルであるから、シフトレジ
スタ1bの全出力QA−QHもハイレベルとなり、終端
信号G8はハイレベルlcとなり、同様にアンドゲート
3のパターン挿入信号G6もハイレベルとなる。
力選択信号G5に変換されるので、シフトレジスタ1b
のシリアル入力シフト動作は停止し、シフトレジスタ1
aのパラレルデータがロードされる。前述の如くシフト
レジスタ1aはクロ;ツクで自走しているので、係るパ
ラレルデータは全てハイレベルであるから、シフトレジ
スタ1bの全出力QA−QHもハイレベルとなり、終端
信号G8はハイレベルlcとなり、同様にアンドゲート
3のパターン挿入信号G6もハイレベルとなる。
■ 以降、シフトレジスタ1bがシリアル入力のシフト
を行っても出力QA −QH、即ちパス監視信号PHW
I−PHW8はハイレベルを保ち、従ってパターン挿入
信号のローレベル期間のみ1ビ、トづつずれたパス監視
信号PHWI〜PHW8の出力が可能となる。
を行っても出力QA −QH、即ちパス監視信号PHW
I−PHW8はハイレベルを保ち、従ってパターン挿入
信号のローレベル期間のみ1ビ、トづつずれたパス監視
信号PHWI〜PHW8の出力が可能となる。
次に、パスパターン百が入力された時の動作を第4図に
より説明する。
より説明する。
■ パスパターン百は8ビツトで構成され、先頭ビット
のみがハイレベルのパターンである。従って・ステップ
■と同様にパスパターンPがシフトレジスタlaに入力
され、パターン百の先頭がQllに達すると、オアゲー
ト21の出力G1はローレベルとなり、パターンPの検
出信号を発する。
のみがハイレベルのパターンである。従って・ステップ
■と同様にパスパターンPがシフトレジスタlaに入力
され、パターン百の先頭がQllに達すると、オアゲー
ト21の出力G1はローレベルとなり、パターンPの検
出信号を発する。
この時ナントゲート22の出力G2はハイレベルである
から、ナントゲート23の出力G3はハイレベルのパタ
ーン百の検出信号となり、更に、アンドゲート24では
パターン挿入信号G6がハイレベルのため、そのまま通
過し、パターン検出信号G4が出力される。
から、ナントゲート23の出力G3はハイレベルのパタ
ーン百の検出信号となり、更に、アンドゲート24では
パターン挿入信号G6がハイレベルのため、そのまま通
過し、パターン検出信号G4が出力される。
■ ステップ■と同様、これによって入力選択信号G5
はローレベルとなり、シフトレジスタ1bにはシフトレ
ジスタ1aのパスパターン百が並列にロードされる。
はローレベルとなり、シフトレジスタ1bにはシフトレ
ジスタ1aのパスパターン百が並列にロードされる。
■ ステップ■と同様にシフトレジスタ1aはクロック
で自走しているので、シフトレジスタ1aのQHは次の
クロックでローレベルに変化し、信号Glもローレベル
に変化する。従って信号G3、G4もローレベルに変化
し、これによって入力選択信号G5はハイレベルになる
。
で自走しているので、シフトレジスタ1aのQHは次の
クロックでローレベルに変化し、信号Glもローレベル
に変化する。従って信号G3、G4もローレベルに変化
し、これによって入力選択信号G5はハイレベルになる
。
このため、シフトレジスタ1bはロードされたパスパタ
ーンPによるQHのハイレベル出力がシリアル入力端子
SIに戻され、クロックによってシフト動作が行われる
。
ーンPによるQHのハイレベル出力がシリアル入力端子
SIに戻され、クロックによってシフト動作が行われる
。
従って、シフトレジスタ1bの出力はQH小出力ハイレ
ベルがクロックによってQA 、 QB −・QGと移
り、シフトレジスタ1bの各出力QA〜QHはハイレベ
ルが1ビツトづつずれた8つのパス監視信号PHWI〜
PHW8が出力される。
ベルがクロックによってQA 、 QB −・QGと移
り、シフトレジスタ1bの各出力QA〜QHはハイレベ
ルが1ビツトづつずれた8つのパス監視信号PHWI〜
PHW8が出力される。
■ ステップ■と同様に、アンドゲート3は各出力QA
〜QHの論理積をとり、シフトレジスタ1bのシフト動
作の間はいずれかの1つの出力QA−Qllがハイレベ
ルで他はローレベルとなっているので、ローレベルのパ
ターン挿入信号G6が発生する。
〜QHの論理積をとり、シフトレジスタ1bのシフト動
作の間はいずれかの1つの出力QA−Qllがハイレベ
ルで他はローレベルとなっているので、ローレベルのパ
ターン挿入信号G6が発生する。
このシフト動作の間に、シフトレジスタ1aもシフト動
作を行っているので、パスパターン7のローレベルの最
終ビットがシフトレジスタ1aのQHにシフトされた時
に、シフトレジスタ1aのQHがローレベル、QF S
QGがハイレベルとなって、ステップ■によってナント
ゲート22からパスパターンPの検出信号であるローレ
ベルの信号G2が発生し、ナントゲート23を介してハ
イレベル信号G3が出力される。
作を行っているので、パスパターン7のローレベルの最
終ビットがシフトレジスタ1aのQHにシフトされた時
に、シフトレジスタ1aのQHがローレベル、QF S
QGがハイレベルとなって、ステップ■によってナント
ゲート22からパスパターンPの検出信号であるローレ
ベルの信号G2が発生し、ナントゲート23を介してハ
イレベル信号G3が出力される。
これによって入力選択信号G5がローレベルとなると、
パス監視信号の発生のためのシフト動作が停止されてし
まうから、ローレベルのパターン挿入信号G6によって
このパスパターンPの検出信号G3をアンドゲート24
でカットする。
パス監視信号の発生のためのシフト動作が停止されてし
まうから、ローレベルのパターン挿入信号G6によって
このパスパターンPの検出信号G3をアンドゲート24
でカットする。
■ これとともに、ステップ■と同様パターン 1終端
検出回路2bは発生したパス監視信号PHW1、PHW
7、PHW8からパターンの終端を検出している。
検出回路2bは発生したパス監視信号PHW1、PHW
7、PHW8からパターンの終端を検出している。
パスパターンPの場合には、パス監視信号PHW8がハ
イレベルでPHWI、PHW7がローレベルの時にパタ
ーンの終端であるから、この時オアゲート26はローレ
ベルの終端信号G7を発する。
イレベルでPHWI、PHW7がローレベルの時にパタ
ーンの終端であるから、この時オアゲート26はローレ
ベルの終端信号G7を発する。
この時、ナントゲート27の出力G8はハイレベルであ
るので、ナントゲート28からはハイレベルの終端信号
G9が発生し、ノアゲート29を介し入力選択信号G5
をローレベルと、シフトレジスタ1bのシリアル人力シ
フト動作を停止し、シフトレジスタ1aのパラレルデー
タをシフトレジスタ1bにロードする。
るので、ナントゲート28からはハイレベルの終端信号
G9が発生し、ノアゲート29を介し入力選択信号G5
をローレベルと、シフトレジスタ1bのシリアル人力シ
フト動作を停止し、シフトレジスタ1aのパラレルデー
タをシフトレジスタ1bにロードする。
以降はパスパターンPの場合と同様である。
このようにして、シフトレジスタ1aに入力されている
信号がパスパターンであるか否かをパターン検出回路2
aで検出し、シフトレジスタ1bの動作を制御し、入力
されたパスパターンに対応するパス監視信号PHWI〜
PHW8を発生し、且つこれによってパターン挿入信号
を発生する。
信号がパスパターンであるか否かをパターン検出回路2
aで検出し、シフトレジスタ1bの動作を制御し、入力
されたパスパターンに対応するパス監視信号PHWI〜
PHW8を発生し、且つこれによってパターン挿入信号
を発生する。
又、パスパターンの検出によってパス監視信号発生中は
、ゲート24を閉じ、この間の誤ったパスパターン検出
によるパス監視信号発生動作の中断を防止し、パターン
の崩壊を防いでいる。
、ゲート24を閉じ、この間の誤ったパスパターン検出
によるパス監視信号発生動作の中断を防止し、パターン
の崩壊を防いでいる。
更に、パターン終端検出回路2cによってバス監視信号
の発生終了を知り、シフトレジスタ1bのパス監視信号
発生のためのシフト動作を停止させている。
の発生終了を知り、シフトレジスタ1bのパス監視信号
発生のためのシフト動作を停止させている。
(C) 他の実施例の説明
上述の実施例では、パスパターンPSPを図の例のもの
で説明したが他のパターンであってもよく、8ビツトに
限らず、必要なビット数のものを用いることができる。
で説明したが他のパターンであってもよく、8ビツトに
限らず、必要なビット数のものを用いることができる。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
以上説明した様に、本発明によれば、バス監視信号の発
生のために、外部からパターン位置信号の如き、制御信
号を必要とせず、回路内においてパスパターンを検出し
て制御信号を作成しているので、入力端子数を必要最小
限にとどめることが可能となるという効果を奏し、特に
回路のLSI化の際の端子数減少に寄与する。
生のために、外部からパターン位置信号の如き、制御信
号を必要とせず、回路内においてパスパターンを検出し
て制御信号を作成しているので、入力端子数を必要最小
限にとどめることが可能となるという効果を奏し、特に
回路のLSI化の際の端子数減少に寄与する。
第1図は本発明の原理説明図、
第2図は本発明の一実施例構成図、
第3図及び第4図は本発明の一実施例動作説明図、
第5図はFTSパターンチェックの説明図、第6図は従
来技術の説明図である。 図中、l−監視信号発生回路、 2・−・動作制御回路、 3・−挿入信号発生回路。
来技術の説明図である。 図中、l−監視信号発生回路、 2・−・動作制御回路、 3・−挿入信号発生回路。
Claims (1)
- 【特許請求の範囲】 入力された直列パスパターンから複数のパス監視信号を
発生するとともに、パターン挿入信号を発生するパス監
視信号発生回路において、 該直列パスパターンから複数のパス監視信号を発生する
回路(1)と、 該発生回路(1)に入力された信号が該パスパターンで
あることを判別して該発生回路(1)の動作を制御する
動作制御回路(2)と、 該発生した複数のパス監視信号から該パターン挿入信号
を発生する挿入信号発生回路(3)とを有することを特
徴とするパス監視信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9303486A JPS62248328A (ja) | 1986-04-22 | 1986-04-22 | パス監視信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9303486A JPS62248328A (ja) | 1986-04-22 | 1986-04-22 | パス監視信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62248328A true JPS62248328A (ja) | 1987-10-29 |
Family
ID=14071207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9303486A Pending JPS62248328A (ja) | 1986-04-22 | 1986-04-22 | パス監視信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62248328A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1088402C (zh) * | 1998-02-12 | 2002-07-31 | 中国科学院大连化学物理研究所 | 从合成气制乙醇、醋酸、乙醛等二碳含氧化合物催化剂及过程 |
-
1986
- 1986-04-22 JP JP9303486A patent/JPS62248328A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1088402C (zh) * | 1998-02-12 | 2002-07-31 | 中国科学院大连化学物理研究所 | 从合成气制乙醇、醋酸、乙醛等二碳含氧化合物催化剂及过程 |
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