JPH0472424B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デイジタル伝送装置において、受
信側が送信側と同期をとる必要がある場合の同期
成功、同期失敗の検出手段に関するものである。

〔従来の技術〕

第３図は従来の同期保護回路を示す構成図であ
る。図において、１は８ビツトの同期パターン信
号である。２は同期パターン信号１を８ビツトの
シリアルインプツト・パラレルアウトプツトのシ
フトレジスタ３に読み込ませるクロツク信号であ
る。４，５はシフトレジスタ３の出力信号の最上
位ビツトQH及び最下位ビツトQAを反転させる
インバータである。６はシフトレジスタ３及び各
インバータ４，５の出力信号の論理和の反転を取
るNOR回路である。７は同期パターン信号１の
繰返し周期と同一の周期を持ち、クロツク信号２
の周期と同一以下の正パルス幅を持ち、同期パタ
ーンの最下位ビツトの読込みクロツクと同一のタ
イミングを有する同期ゲート信号であり、AND
回路８とインバータ９にそれぞれ入力されてい
る。８はNOR回路６の出力信号と同期ゲート信
号７の論理積を取るAND回路であり、その出力
はＭ段のカウンタから成る後方保護回路１１に入
力され、また、上記出力の信号とインバータ９の
出力信号の論理和の反転を取るNOR回路１０に
入力されている。１２は後方保護回路１１の出力
信号であつて、同期成功信号である。１３は
NOR回路１０の出力を入力とするＮ段のカウン
タから成る前方保護回路であつて、その出力信号
は同期失敗信号１４である。

第４図は、第３図の同期保護回路における機
能、作用を説明するためのタイシングチヤートで
ある。

次に、上記従来の同期保護回路の動作について
説明する。第３図及び第４図に示すように、同期
パターン信号１はクロツク信号２によつてシフト
レジスタ３に読み込まれる。この時、同期パター
ン信号１が第４図に示すように10000001の同期パ
ターンであれば、各インバータ４，５及びNOR
回路６によつて、NOR回路６の出力信号は同期
パターンの８ビツト目の読込みで「Ｈ」になる。
同時に、同期ゲート信号７はタイミングを合わせ
て「Ｈ」になるように設定されているから、
AND回路８の出力は同様のタイミングで「Ｈ」
を出力する。また、AND回路８の出力はダイレ
クトに後方保護回路１１に入力されているから、
例えばこの後方保護回路１１を６段のカウンタで
あるとすると、AND回路８の出力が６回「Ｈ」
を出力すると、後方保護回路１１は同期成功信号
１２を出力する。また、同期パターン信号１が
10000001とは異なつていた場合には、NOR回路
６の出力は同期ゲート信号７の「Ｈ」期間に
「Ｈ」を出力せず、AND回路８の出力は「Ｌ」の
ままとなる。一方、インバータ９の出力は同期ゲ
ート信号７の反転信号であるから、通常は「Ｈ」
であつて、同期パターンの最下位ビツト（８ビツ
ト目）の読込みクロツクから次のクロツクまでの
期間のみ「Ｌ」になる。従つて、NOR回路１０
の出力は、この場合に「Ｈ」を出力し、例えば前
方保護回路１３のカウンタの段数が３段であれ
ば、NOR回路１０の出力が３回出力されると同
期失敗信号１４が出力される。

なお、第３図では省略されているが、同期成功
信号１２によつて前方保護回路１３をクリアし、
また、同期失敗信号１４によつて後方保護回路１
１をクリアして、同期成功状態からは同期失敗を
検出し、同期失敗状態からは同期成功を検出する
ようにしている。

〔発明が解決しようとする問題点〕

一般にデイジタル伝送装置ではトレーニングモ
ードとデータモードを持ち、送・受信装置間で同
期が確立されていない時はトレーニングモード
（当然に同期パターン信号１を内蔵）を受信し、
同期が確立されたことを受信側から受けた時に、
データモードに切り換えてデータ送信を行つてい
る。

そこで、上記従来の同期保護回路は上記のよう
に構成されているので、同期はずれの状態から同
期確立まで正しい同期パターンが６回繰り返えさ
れ、その間に３回以上の不正の同期パターンが入
つてはならない。すなわち、同期が確立しにくい
ことになる。また、同期が確立しても、伝送系の
符号誤りが同期パターンに影響するなど、正常の
同期にもかかわらず３回の不正の同期パターンが
入力されると同期がはずれてしまい、このため
に、同期がはずれやすいという問題点があつた。

しかし、同期はずれの状態中に誤つて同期が確
立したと判定されることも問題であり、上記従来
例での後方保護６段、前方保護３段という設定
は、符号誤り率、同期パターン繰返し周期、最短
同期はずれ時間間隔等の特定条件中における同期
はずれ確立及び誤同期確立を特定値に設定した場
合の最適段数とする。

この発明は、かかる問題点を解決するためにな
されたもので、同期確立がしやすく、しかも同期
はずれの起こりにくい同期保護回路を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明に係る同期保護回路は、同期パターン
を検出する精度を固定化せずに、この同期パター
ンの検出を、後方保護では初段は荒くして順次に
精度を上げていき、また、前方保護では初段は厳
正であるが順次に精度を荒くするようにしたもの
である。

〔作用〕

この発明の同期保護回路においては、同期パタ
ーンの検出精度に変化を持たせたことにより、伝
送系の符号誤りによる同期パターンの不正を除去
して同期保護を行うことができる。

〔実施例〕

第１図はこの発明の一実施例である同期保護回
路を示す構成図である。図において、１は８ビツ
トの同期パターン信号である。２は同期パターン
信号１を８ビツトのシリアルインプツト・パラレ
ルアウトプツトのシフトレジスタ３に読み込ませ
るクロツク信号である。４，５はシフトレジスタ
３の出力信号の最上位ビツトQH及び最下位ビツ
トQAを反転させるインバータである。１５はシ
フトレジスタ３及び各インバータ４，５の出力信
号を入力とし、各出力コントロール端子Ａ，Ｂ，
Ｃを有するスイツチ回路である。６はスイツチ回
路１５の出力を入力とするNOR回路である。７
は同期パターン信号１の繰返し周期と同一の周期
を持ちクロツク信号２の周期と同一以下の正パル
ス幅を持ち、、同期パターンの最下位ビツトの読
込みクロツクと同一のタイミングを有する同期ゲ
ート信号であり、AND回路８とインバータ９に
それぞれ入力されている。８はNOR回路６の出
力信号と同期ゲート信号７を入力とするAND回
路であり、その出力はＭ段のカウンタから成る後
方保護回路１１に入力され、また、上記出力の信
号とインバータ９の出力信号の論理和の反転を取
るNOR回路１０に入力されている。１２は後方
保護回路１１の出力信号であつて、同期成功信号
である。１３はNOR回路１０の出力を入力とす
るＮ段のカウンタから成る前方保護回路であつ
て、その出力信号は同期失敗信号１４である。１
６，１７，１８は後方保護回路１１のカウンタの
中間出力であつて、スイツチ回路１５の各出力コ
ントロール端子Ａ，Ｂ，Ｃにそれぞれ入力されて
いる。１９，２０は前方保護回路１３のカウンタ
の中間出力であつて、それぞれ後方保護回路１１
の各中間出力１６，１７とワイヤードORで結合
され、さらにスイツチ回路１５の各出力コントロ
ール端子Ａ，Ｂに入力されている。また、同期成
功信号１２も後方保護回路１１のカウンタの中間
出力１８とワイヤードORで結合され、さらにス
イツチ回路１５の出力コントロール端子Ｃに入力
されている。

第２図は、従来方式とこの発明方式による同期
パターンの検出パターンの変化状態を説明するた
めの図である。

次に、上記この発明の一実施例である同期保護
回路の動作について説明する。同期パターン信号
１はクロツク信号２によつてシフトレジスタ３に
読み込まれる。ここで、スイツチ回路１５は、そ
の各出力コンロトール端子Ａ，Ｂ，Ｃに信号がな
い場合は、最下位ビツト（第１ビツト）及び最上
位ビツト（第８ビツト）は入力信号をそのまま出
力に通し、それ以外のビツト（第２ビツトから第
７ビツトまで）は入力信号にかかわらず出力を常
に「Ｌ」にする。そして、スチツチ回路１５は、
出力コントロール端子Ａに信号がある場合は、各
第１，第２ビツト及び各第７、第８ビツトは入力
信号をそのまま出力に通すが、第３ビツトから第
６ビツトまでは入力信号にかかわらず出力を常に
「Ｌ」にする。

また、スイツチ回路１５は、出力コントロール
端子Ｂに信号がある場合は、各第４、第５ビツト
のみ入力信号にかかわらず出力を常に「Ｌ」にす
る。さらに、スイツチ回路１５は、出力コントロ
ール端子Ｃに信号がある場合は、上記従来例と同
様に全入力信号をそのまま出力に通すように設定
する。

上記スイツチ回路１５を、例えば上述のように
設定することにより、各出力コントロール端子
Ａ，Ｂ，Ｃに信号がない場合は、同期パターンの
検出パターンは１××××××１（×１は又は０
のいずれでも良いことを示す）となり、出力コン
トロール端子Ａに信号がある場合は、検出パター
ンは１０××××01、出力コントロール端子Ｂに
信号がある場合は、検出パターンは100××001、
出力コントロール端子Ｃに信号がある場合は、上
記従来例と同様の検出パターン10000001となり、
４種類の検出パターンを得ることになる。例え
ば、各出力コントロール端子Ａ，Ｂ，Ｃに信号が
ない場合は、同期パターン信号１は最上位ビツト
と最下位ビツトが１であれば、その中間ビツトは
いずれの値であつても、NOR回路６の出力信号
は同期パターンの８ビツト目の読み込みで「Ｈ」
になり、AND回路８の出力は同様のタイミング
で「Ｈ」を出力し、これは後方保護回路１１のカ
ウンタを１段動かす。

上記後方保護回路１１のカウンタの中間出力
を、例えば中間出力１６は２段カウンタ出力、中
間出力１７は３段カウンタ出力、中間出力１８は
４段カウンタ出力とし、前方保護回路１３のカウ
タの中間出力１９は１段カウンタ出力、中間出力
２０は２段カウンタ出力とすると、第２図に示す
□Ｂのように、同期パターンの検出パターンは後方
保護では初段に荒く、を検出するようになり、前
方保護では一度不正な同期パターンをを検出する
と、少し検出パターンを荒くし、さらに検出パタ
ーンからはずれている時は、もう一度検出パター
ンを荒くするように働く。これに対して、上記従
来方式による同期パターンの検出パターン例は、
第２図に示すＡ□のようになる。

なお、上記実施例では、同期パターンの検出精
度を変化させることについて述べたが、同期パタ
ーンの検出タイミングについて寛厳を付けたり、
検出レベルについて緩急を付けても良い。

〔発明の効果〕

この発明は以上説明したとおり、同期保護回路
において、同期パターンを検出する精度を固定化
せずに、この同期パターンの検出を、後方保護で
は初段は荒くして順次に精度を上げていき、ま
た、前方保護では初段は厳正であるが順次に精度
を荒くするようにしたので、伝送系における符号
誤りなどにより同期確立の遅れを生じさせたり、
同期はずれを生じさせる確率を大幅に低減できる
などの優れた効果を奏するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例である同期保護回
路を示す構成図、第２図は、従来方式とこの発明
方式による同期パターンの検出パターンの変化状
態を説明するための図、第３図は従来の同期保護
回路を示す構成図、第４図は、第３図の同期保護
回路における機能、作用を説明するためのタイミ
ングチヤートである。 図において、１……同期パターン信号、２……
クロツク信号、３……シフトレジスタ、４，５，
９……インバータ、６，１０……NOR回路、７
……同期ゲート信号、８……AND回路、１１…
…後方保護回路、１２……同期成功信号、１３…
…前方保護回路、１４……同期失敗信号、１５…
…スイツチ回路、１６，１７，１８，１９，２０
……中間出力である。なお、各図中、同一符号は
同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 同期パターンを有するデイジタル伝送装置の
   同期保護回路で、同期一致検出及び同期不一致検
   出を複数回行う方式の回路において、後方保護又
   は前方保護では、同期パターンを検出する精度を
   固定化せずに、上記後方保護では初段は荒くして
   順次に精度を上げていき、上記前方保護では初段
   は厳正であるが順次に精度を荒くするようにした
   手段を備えたことを特徴とする同期保護回路。