JPS6021503B2 - Ａｉｓ信号受信回路 - Google Patents
Ａｉｓ信号受信回路Info
- Publication number
- JPS6021503B2 JPS6021503B2 JP8255377A JP8255377A JPS6021503B2 JP S6021503 B2 JPS6021503 B2 JP S6021503B2 JP 8255377 A JP8255377 A JP 8255377A JP 8255377 A JP8255377 A JP 8255377A JP S6021503 B2 JPS6021503 B2 JP S6021503B2
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- JP
- Japan
- Prior art keywords
- signal
- mark
- ais
- receiving
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明はディジタル通信システムにおいて警報表示信号
（山Ｓ信号）を受信する回路に関するものである。
（山Ｓ信号）を受信する回路に関するものである。
ディジタル通信システムにおいて伝送路の誤り率劣化や
中途の多重化装置（ＭＵＸ）のフレーム同期はずれ等の
機器の劣化が発生した場合に遠隔地にある下位群機器ま
たは端末に通信して不用意に下位群または端末機器の劣
化と見謀まらせないようにする必要がある。
中途の多重化装置（ＭＵＸ）のフレーム同期はずれ等の
機器の劣化が発生した場合に遠隔地にある下位群機器ま
たは端末に通信して不用意に下位群または端末機器の劣
化と見謀まらせないようにする必要がある。
その通信として主信号の代りにオールマーク信号や“１
”“０”“１”“０”等の交番パターンなど単純なパタ
ーンを装置の簡易化の面から選んで送出して用いる。こ
れが山Ｓ信号（ＡＬＡＲＭ−ＩＮＤＩＣＡＴＩＯＮ −
ＳＩＧＮＡＬ）と呼ばれるものである。ところで本発明
はこのＭＳ信号を受信する回路に関するものである。第
１図は一般のＰＣＭ方式の１例を示すブロックダイヤグ
ラムであって、例えばその伝送路１において断線事故が
発生したとするとそのつぎの機器２においてエラーが検
出されてそれによって川Ｓ信号が伝送路３を介して下位
機器４に送出されその機器に含まれる山Ｓ検出回路５に
よってＭＳ信号が検出されて出力されるとともにエラー
が検出されるようになっている。
”“０”“１”“０”等の交番パターンなど単純なパタ
ーンを装置の簡易化の面から選んで送出して用いる。こ
れが山Ｓ信号（ＡＬＡＲＭ−ＩＮＤＩＣＡＴＩＯＮ −
ＳＩＧＮＡＬ）と呼ばれるものである。ところで本発明
はこのＭＳ信号を受信する回路に関するものである。第
１図は一般のＰＣＭ方式の１例を示すブロックダイヤグ
ラムであって、例えばその伝送路１において断線事故が
発生したとするとそのつぎの機器２においてエラーが検
出されてそれによって川Ｓ信号が伝送路３を介して下位
機器４に送出されその機器に含まれる山Ｓ検出回路５に
よってＭＳ信号が検出されて出力されるとともにエラー
が検出されるようになっている。
この事により下位機器４に於けるエラー検出の原因が前
贋機器にある事が判明する。第１図におけるＡＩＳ信号
の系統を詳細に示したのが第２図であって、オールマー
ク送出回路６は警報が受信されるとオールマーク信号を
送出しＯＲ回路を介し他のディジタルデータとともに伝
送路３を介して下位の機器４に前暦機器でエラー検出し
た事を示す警報を通知するものである。あるいはオール
マーク送出回路６のかわりに“１”“０”“１”“０”
交番パターン送出回路が用いられることはすでに述べた
ごとくである。従来のオールマーク検出回路の１例を第
３図に示す。
贋機器にある事が判明する。第１図におけるＡＩＳ信号
の系統を詳細に示したのが第２図であって、オールマー
ク送出回路６は警報が受信されるとオールマーク信号を
送出しＯＲ回路を介し他のディジタルデータとともに伝
送路３を介して下位の機器４に前暦機器でエラー検出し
た事を示す警報を通知するものである。あるいはオール
マーク送出回路６のかわりに“１”“０”“１”“０”
交番パターン送出回路が用いられることはすでに述べた
ごとくである。従来のオールマーク検出回路の１例を第
３図に示す。
第３図に示すように受信信号は装置に受信されるととも
にオールマーク検出用カウンタに受信される。このカウ
ンタ５ａの段数は正常時信号のマークの連続数の可能性
によって選ばれる。そしてオールマーク“１”の数がそ
のカウンタ５ａによってカウントされ“０”出力により
リセットされて山Ｓ検出出力となる。ところがこの場合
問題となるのは伝送路３に伝送誤り（着信誤り率Ｐｅ）
がある場合である。伝送路に伝送誤りがあるとＡＩＳ信
号中にその時点で山Ｓ出力が断となりとくに着信誤り率
Ｐｅが低い場合に問題となる。本発明の目的はこの欠点
を改良しＡＩＳ信号に伝送誤りがあっても正確に山Ｓ検
出信号を送出することのできるＭＳ信号受信回路を提供
することにある。この目的を達成するため本発明にか）
るＡＩＳ信号受信回路はディジタル通信システムにおい
て山Ｓ信号を受信する回路において、前記ＡＩＳ信号と
してオールマーク信号を受信する手段と、前記山Ｓ信号
としてオールマーク信号以外の信号を受信するときはご
うにオールマーク信号に変換する手段と、前記オールマ
ーク信号を受信する手段および前記オールマークに変換
する手段の出力を伝送路誤りに対する耐力向上のための
保護手段とからなり、前記保護手段が前記オールマーク
信号を入力するシフトレジスタと、該シフトレジスタの
最初のｎ個の“１”信号を入力する第１のアンドゲート
と、前記シフトレジスタの最初のｍ個の“０”信号を入
力する第２のアンドゲートと、前記第１のアンドゲート
の出力によりセットされ前記第２のアンドゲートの出力
にリセットされ前記山Ｓ検出信号を出力するフリップフ
ロップとにより構成されることを特徴とするものである
。
にオールマーク検出用カウンタに受信される。このカウ
ンタ５ａの段数は正常時信号のマークの連続数の可能性
によって選ばれる。そしてオールマーク“１”の数がそ
のカウンタ５ａによってカウントされ“０”出力により
リセットされて山Ｓ検出出力となる。ところがこの場合
問題となるのは伝送路３に伝送誤り（着信誤り率Ｐｅ）
がある場合である。伝送路に伝送誤りがあるとＡＩＳ信
号中にその時点で山Ｓ出力が断となりとくに着信誤り率
Ｐｅが低い場合に問題となる。本発明の目的はこの欠点
を改良しＡＩＳ信号に伝送誤りがあっても正確に山Ｓ検
出信号を送出することのできるＭＳ信号受信回路を提供
することにある。この目的を達成するため本発明にか）
るＡＩＳ信号受信回路はディジタル通信システムにおい
て山Ｓ信号を受信する回路において、前記ＡＩＳ信号と
してオールマーク信号を受信する手段と、前記山Ｓ信号
としてオールマーク信号以外の信号を受信するときはご
うにオールマーク信号に変換する手段と、前記オールマ
ーク信号を受信する手段および前記オールマークに変換
する手段の出力を伝送路誤りに対する耐力向上のための
保護手段とからなり、前記保護手段が前記オールマーク
信号を入力するシフトレジスタと、該シフトレジスタの
最初のｎ個の“１”信号を入力する第１のアンドゲート
と、前記シフトレジスタの最初のｍ個の“０”信号を入
力する第２のアンドゲートと、前記第１のアンドゲート
の出力によりセットされ前記第２のアンドゲートの出力
にリセットされ前記山Ｓ検出信号を出力するフリップフ
ロップとにより構成されることを特徴とするものである
。
以下本発明にかかるＡＩＳ信号受信回路の実施例につい
て図面により詳細に説明する。第４図は本発明にかかる
回路の第１の実施例であって、同図において１１はオー
ルマーク検出用カウンタであり１２は保護回路である。
て図面により詳細に説明する。第４図は本発明にかかる
回路の第１の実施例であって、同図において１１はオー
ルマーク検出用カウンタであり１２は保護回路である。
オールマーク検出カウンタ１１は事実上は第３図のカウ
ンタ５ａと同じものでありまた保護回路１２はヒステリ
シスをもつ回路であって例えばその１例を第５図に示す
。すなわち受信信号はシフトレジスタ１３に入力され該
レジスタ１３に入力される最初の“１”信号ｎ個はアン
ドゲート回路１４ａに入力されまた前記レジスタ１３に
入力される最初の“０”信号ｍ個はアンドゲート回路１
４ｂに入力され前記アンドゲート回路１４ａの出力はフ
リップフロツプ１５のセット入力にアンドゲート回路１
４ｂの出力はフリツプフロツプ１５のリセット入力に供
給される。第５図のように構成された回路においてその
保護回路はカウンター１の出力により動作し、入力が連
続してｎ個入力されると山Ｓ検出信号を出力しつぎにｍ
個入力されないと出力をとめるような一種のヒステリシ
ス回路として動作する。本発明にかかる回路の第２の実
施例を第６図Ａに示す。
ンタ５ａと同じものでありまた保護回路１２はヒステリ
シスをもつ回路であって例えばその１例を第５図に示す
。すなわち受信信号はシフトレジスタ１３に入力され該
レジスタ１３に入力される最初の“１”信号ｎ個はアン
ドゲート回路１４ａに入力されまた前記レジスタ１３に
入力される最初の“０”信号ｍ個はアンドゲート回路１
４ｂに入力され前記アンドゲート回路１４ａの出力はフ
リップフロツプ１５のセット入力にアンドゲート回路１
４ｂの出力はフリツプフロツプ１５のリセット入力に供
給される。第５図のように構成された回路においてその
保護回路はカウンター１の出力により動作し、入力が連
続してｎ個入力されると山Ｓ検出信号を出力しつぎにｍ
個入力されないと出力をとめるような一種のヒステリシ
ス回路として動作する。本発明にかかる回路の第２の実
施例を第６図Ａに示す。
同函Ｂはその各部波形図である。同図Ａにおいて１６は
発振器であってオールマーク信号に同期した周波数〆Ｄ
を有するパルス〔同図Ｂのａ参照〕を発生する。１７は
発振器１６のパルスによりセットされまた入力信号のオ
ールマーク以外の信号“０”によりリセットされるフリ
ツプフロップであり１８は発振器１６の出力をそのクロ
ック端子に受けフリップフロップ１７の出力をデータ端
子に入力するデータフリツプフロップである。
発振器であってオールマーク信号に同期した周波数〆Ｄ
を有するパルス〔同図Ｂのａ参照〕を発生する。１７は
発振器１６のパルスによりセットされまた入力信号のオ
ールマーク以外の信号“０”によりリセットされるフリ
ツプフロップであり１８は発振器１６の出力をそのクロ
ック端子に受けフリップフロップ１７の出力をデータ端
子に入力するデータフリツプフロップである。
この第６図Ａのように構成された回路においてフリップ
フロップ１７がオールマーク信号を受信している場合に
はフリツプフロツプ回路１７はリセットされないのでデ
ータフリツプフロツプ１８に出力を得る。もしオールマ
ーク以外の信号“０”フリツプフロツプ１７に印加され
るとフリツプフロツプ１７はリセツトされるのでつぎに
セットされるまでデータフリツプフロツプ１８に出力を
得ない。第６図Ｂにおいてｂはフリップフロップ１７の
入力信号でありＥがエラー信号を示し、ｃはフリップフ
ロップ１７の出力を示し、ｄはデータフリツブフロツブ
１８の出力を示し以上の関係が明らかに示されている。
第７図Ａは本発明にかかる第３の実施例であって、山Ｓ
信号としてオールマーク信号以外の信号例えば“１”“
０”“１”“０”の交番パターン信号を用いこれをオー
ルマーク信号に変換する回路を示し、第７図Ｂは第７図
Ａの各部波形を示す。
フロップ１７がオールマーク信号を受信している場合に
はフリツプフロツプ回路１７はリセットされないのでデ
ータフリツプフロツプ１８に出力を得る。もしオールマ
ーク以外の信号“０”フリツプフロツプ１７に印加され
るとフリツプフロツプ１７はリセツトされるのでつぎに
セットされるまでデータフリツプフロツプ１８に出力を
得ない。第６図Ｂにおいてｂはフリップフロップ１７の
入力信号でありＥがエラー信号を示し、ｃはフリップフ
ロップ１７の出力を示し、ｄはデータフリツブフロツブ
１８の出力を示し以上の関係が明らかに示されている。
第７図Ａは本発明にかかる第３の実施例であって、山Ｓ
信号としてオールマーク信号以外の信号例えば“１”“
０”“１”“０”の交番パターン信号を用いこれをオー
ルマーク信号に変換する回路を示し、第７図Ｂは第７図
Ａの各部波形を示す。
第７図Ａにおいても１９は１タイムスロット遅延回路で
あって第７図Ｂのａの“１”“０”“１”“０”交番パ
ターン信号を１タイムスロット遅延させＭこ示すような
信号を出力する。受信交番信号と回路１９の出力信号は
排他的論理和回路２０に入力されその出力として同図Ｂ
のｃのごときオールマークパターンを得る。この出力信
号がすでにのべた第１および第２の実施例において用い
られた回路により処理されることは勿論である。以上詳
細に説明したことから明らかなように、本発明にかかる
ＡＩＳ信号受信回路は山Ｓ信号として単純に用いられる
パターンに対して有効にはたらくものであることが示さ
れた。また本発明における各回路はアナログ方式におい
ても容易に実現できることは明確である。
あって第７図Ｂのａの“１”“０”“１”“０”交番パ
ターン信号を１タイムスロット遅延させＭこ示すような
信号を出力する。受信交番信号と回路１９の出力信号は
排他的論理和回路２０に入力されその出力として同図Ｂ
のｃのごときオールマークパターンを得る。この出力信
号がすでにのべた第１および第２の実施例において用い
られた回路により処理されることは勿論である。以上詳
細に説明したことから明らかなように、本発明にかかる
ＡＩＳ信号受信回路は山Ｓ信号として単純に用いられる
パターンに対して有効にはたらくものであることが示さ
れた。また本発明における各回路はアナログ方式におい
ても容易に実現できることは明確である。
第１図はディジタル通信システムにおけるＰＣＭ方式の
１例、第２図は第１図におけるＡＩＳ信号の系統図、第
３図は従来のＡＩＳ信号受信回路、第４図は本発明にか
かる山Ｓ信号受信回路の第１の実施例、第５図は第４図
における保護回路の１例、第６図ＡおよびＢは本発明に
かかる回路の第２の実施例、第７図ＡおよびＢは本発明
にかかる回路の第３の実施例を示す。 図において１１がオールマーク信号検出用カウンタ、１
２が保護回路、１３がシフトレジスタ、１４ａおよび１
４ｂがアンドゲート回路、１５がフリップフロップ回路
、１７が発振器、１８がセットリセツトフリツプフロツ
プ、１９がデータフリップフロップ、２０が１タイムス
ロット遅延回０路、２１が排他的論理和回路である。 第２図 漆１図 第３図 努ム図 繁５図 葵７図 祭６図
１例、第２図は第１図におけるＡＩＳ信号の系統図、第
３図は従来のＡＩＳ信号受信回路、第４図は本発明にか
かる山Ｓ信号受信回路の第１の実施例、第５図は第４図
における保護回路の１例、第６図ＡおよびＢは本発明に
かかる回路の第２の実施例、第７図ＡおよびＢは本発明
にかかる回路の第３の実施例を示す。 図において１１がオールマーク信号検出用カウンタ、１
２が保護回路、１３がシフトレジスタ、１４ａおよび１
４ｂがアンドゲート回路、１５がフリップフロップ回路
、１７が発振器、１８がセットリセツトフリツプフロツ
プ、１９がデータフリップフロップ、２０が１タイムス
ロット遅延回０路、２１が排他的論理和回路である。 第２図 漆１図 第３図 努ム図 繁５図 葵７図 祭６図
Claims (1)
- 【特許請求の範囲】 １ デイジタル通信システムにおいてＡＩＳ信号を受信
する回路において、前記ＡＩＳ信号としてオールマーク
信号を受信する手段と、前記ＡＩＳ信号としてオールマ
ーク信号以外の信号を受信するときはさらにオールマー
ク信号に変換する手段と、前記オールマーク信号を受信
する手段および前記オールマークに変換する手段の出力
を伝送路誤りに対する耐力向上のための保護手段とから
なり、前記保護手段が前記オールマーク信号を入力する
シフトレジスタと、該シフトレジスタの最初のｎ個の“
１”信号を入力する第１のアンドゲートと、前記シフト
レジスタの最初のｍ個の“０”信号を入力とする第２の
アンドゲートと、前記第１のアンドゲートの出力により
セツトされ前記第２のアンドゲートの出力にリセツトさ
れ前記ＡＩＳ検出信号を出力するフリツプフロツプとに
より構成されることを特徴とするＡＩＳ信号受信回路。 ２ 前記オールマーク信号を受信する手段がオールマー
ク“１”信号をカウントし且つ“０”信号によつてリセ
ツトされるカウンタによつて構成されることを特徴とす
る特許請求の範囲第１項記載のＡＩＳ受信回路。３ 前
記オールマーク信号を受信する手段と前記保護手段とが
前記オールマーク信号に同期する発振器と、該発振器の
出力によりセツトされ前記オールマーク信号以外の信号
“０”によつてリセツトされるセツトリセトフリツプフ
ロツプと、前記発振器の出力をクロツク入力して前記セ
ツトリセツトフリツプフロツプの出力をＡＩＳ検出信号
として出力することを特徴とする特許請求の範囲第１項
記載のＡＩＳ信号受信回路。 ４ 前記ＡＩＳ信号として“１”“０”“１”“０”交
番パターン信号を用い前記オールマーク信号に変換する
手段が、前記交番パターン信号を入力してそれを１タイ
ムスロツト遅延させる１タイムスロツト遅延回路と、該
遅延回路の出力と前記交番パターン信号を入力してオー
ルマーク信号パターンを発生する排他的論理和回路とに
よつて構成されることを特徴とする特許請求の範囲第１
項記載のＡＩＳ信号受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255377A JPS6021503B2 (ja) | 1977-07-12 | 1977-07-12 | Ａｉｓ信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255377A JPS6021503B2 (ja) | 1977-07-12 | 1977-07-12 | Ａｉｓ信号受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5418209A JPS5418209A (en) | 1979-02-10 |
| JPS6021503B2 true JPS6021503B2 (ja) | 1985-05-28 |
Family
ID=13777679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255377A Expired JPS6021503B2 (ja) | 1977-07-12 | 1977-07-12 | Ａｉｓ信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021503B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239148A (ja) * | 1984-05-14 | 1985-11-28 | Mitsubishi Electric Corp | ２重化リング形伝送システム |
| JPH07112180B2 (ja) * | 1987-12-10 | 1995-11-29 | 富士通株式会社 | 回線障害情報転送方法 |
| JP2718050B2 (ja) * | 1988-02-25 | 1998-02-25 | 日本電気株式会社 | 中間中継器 |
| JPH0813045B2 (ja) * | 1989-05-09 | 1996-02-07 | 日本電気株式会社 | ループ同期回路 |
-
1977
- 1977-07-12 JP JP8255377A patent/JPS6021503B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5418209A (en) | 1979-02-10 |
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