JPH0813045B2 - ループ同期回路 - Google Patents
ループ同期回路Info
- Publication number
- JPH0813045B2 JPH0813045B2 JP1114242A JP11424289A JPH0813045B2 JP H0813045 B2 JPH0813045 B2 JP H0813045B2 JP 1114242 A JP1114242 A JP 1114242A JP 11424289 A JP11424289 A JP 11424289A JP H0813045 B2 JPH0813045 B2 JP H0813045B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address counter
- frame timing
- timing pulse
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ループ状に接続した任意のデータ伝送装置
間で情報の伝送を行なうループ式データ伝送システムに
おいてループ伝送遅延時間の補正を行なうループ同期回
路に関するものである。
間で情報の伝送を行なうループ式データ伝送システムに
おいてループ伝送遅延時間の補正を行なうループ同期回
路に関するものである。
従来、この種のループ同期回路は、メモリと、ライト
アドレスカウンタと、リードアドレスカウンタとから成
り、リードアドレスカウンタを送信信号フレームタイミ
ングパルスにてリセツトし、ライトアドレスカウンタを
受信信号フレームタイミングパルスにてリセツトする構
成となつていた。
アドレスカウンタと、リードアドレスカウンタとから成
り、リードアドレスカウンタを送信信号フレームタイミ
ングパルスにてリセツトし、ライトアドレスカウンタを
受信信号フレームタイミングパルスにてリセツトする構
成となつていた。
〔発明が解決しようとする課題〕 しかし、上述した従来のループ同期回路は、受信信号
フレームタイミングパルスにてライトアドレスカウンタ
をリセツトするようになつているので、受信信号に異常
が発生し、受信信号フレームタイミングパルスが異常再
生されると、ライトアドレスカウンタが頻繁にリセツト
され、メモリの「０」番地近傍のみの書き替えとなり、
その残りの大部分は過去のデータが書き込まれたままと
なる。したがつて、受信信号に異常が発生しているのに
もかかわらず、送信信号は見掛上正常なデータが出力さ
れてしまうことがあるという問題があつた。
フレームタイミングパルスにてライトアドレスカウンタ
をリセツトするようになつているので、受信信号に異常
が発生し、受信信号フレームタイミングパルスが異常再
生されると、ライトアドレスカウンタが頻繁にリセツト
され、メモリの「０」番地近傍のみの書き替えとなり、
その残りの大部分は過去のデータが書き込まれたままと
なる。したがつて、受信信号に異常が発生しているのに
もかかわらず、送信信号は見掛上正常なデータが出力さ
れてしまうことがあるという問題があつた。
このような問題点を解決するために、本発明のループ
同期回路は、メモリと、ライトアドレスカウンタと、リ
ードアドレスカウンタとから成り、リードアドレスカウ
ンタを送信信号フレームタイミングパルスにてリセツト
し、ライトアドレスカウンタを受信信号フレームタイミ
ングパルスにてリセツトして、受信信号フレームタイミ
ングパルスと前記ライトアドレスカウンタのオーバフロ
ーパルスとを排他的論理和回路に入力し、この排他的論
理和回路の出力をＤタイプフリツプフロツプ回路のＤ入
力に入力し、一方、前記受信信号フレームタイミングパ
ルスのインバート信号を前記Ｄタイプフリツプフロツプ
回路のクロツク入力に入力して、該Ｄタイプフリツプフ
ロツプ回路の出力状態にようて前記メモリからのリード
データを「０」または「１」に固定するようにしたもの
である。
同期回路は、メモリと、ライトアドレスカウンタと、リ
ードアドレスカウンタとから成り、リードアドレスカウ
ンタを送信信号フレームタイミングパルスにてリセツト
し、ライトアドレスカウンタを受信信号フレームタイミ
ングパルスにてリセツトして、受信信号フレームタイミ
ングパルスと前記ライトアドレスカウンタのオーバフロ
ーパルスとを排他的論理和回路に入力し、この排他的論
理和回路の出力をＤタイプフリツプフロツプ回路のＤ入
力に入力し、一方、前記受信信号フレームタイミングパ
ルスのインバート信号を前記Ｄタイプフリツプフロツプ
回路のクロツク入力に入力して、該Ｄタイプフリツプフ
ロツプ回路の出力状態にようて前記メモリからのリード
データを「０」または「１」に固定するようにしたもの
である。
したがつて、本発明においては、受信信号フレームタ
イミングパルスと、ライトアドレスカウンタのオーバフ
ローパルスとを排他的論理和回路で排他的論理和を取
り、その出力パルスをＤタイプフリツプフロツプ回路で
ラツチすることにより、受信信号フレームタイミングパ
ルスの周期が正常であるか、異常であるかを判定するこ
とが可能になる。
イミングパルスと、ライトアドレスカウンタのオーバフ
ローパルスとを排他的論理和回路で排他的論理和を取
り、その出力パルスをＤタイプフリツプフロツプ回路で
ラツチすることにより、受信信号フレームタイミングパ
ルスの周期が正常であるか、異常であるかを判定するこ
とが可能になる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
図面は本発明によるループ同期回路の一実施例を示す
回路図である。同図において、１はメモリ回路、２はラ
イトアドルスカウンタ回路、３はリードアドレスカウン
タ回路、４は排他的論理和回路、５はＤタイプフリツプ
フロツプ回路、６はAND（アンド）回路、７と８はOR
（オア）回路、９はインバート回路である。
回路図である。同図において、１はメモリ回路、２はラ
イトアドルスカウンタ回路、３はリードアドレスカウン
タ回路、４は排他的論理和回路、５はＤタイプフリツプ
フロツプ回路、６はAND（アンド）回路、７と８はOR
（オア）回路、９はインバート回路である。
すなわち、この実施例が前述した従来例のものと異な
る点は、受信信号フレームタイミングパルスRDFとライ
トアドレスカウンタ回路２のオーバフローパルスとを入
力する排他的論理和回路４と、前記受信信号フレームタ
イミングパルスをインバートするインバート回路９と、
このインバート回路９の出力をクロツク入力とし、前記
排他的論理和回路４の出力をＤ入力とするＤタイプフリ
ツプフロツプ回路５を設け、Ｄタイプフリツプフロツプ
回路５の出力により、AND回路６を制御してメモリ回路
１からの読み出し信号つまりリードデータを「０」に固
定するようにしたことである。
る点は、受信信号フレームタイミングパルスRDFとライ
トアドレスカウンタ回路２のオーバフローパルスとを入
力する排他的論理和回路４と、前記受信信号フレームタ
イミングパルスをインバートするインバート回路９と、
このインバート回路９の出力をクロツク入力とし、前記
排他的論理和回路４の出力をＤ入力とするＤタイプフリ
ツプフロツプ回路５を設け、Ｄタイプフリツプフロツプ
回路５の出力により、AND回路６を制御してメモリ回路
１からの読み出し信号つまりリードデータを「０」に固
定するようにしたことである。
このように構成されたループ同期回路は、受信信号フ
レームタイミングパルスRDFまたは自らのオーバフロー
パルスでリセツト動作するライトアドレスカウンタ回路
２のカウント値をアドレスとして、メモリ回路１に受信
信号RDを書き込み、送信信号フレームタイミングパルス
TDFまたは自らのオーバフローパルスでリセツト動作す
るリードアドレスカウンタ回路３のカウント値をアドレ
スとするメモリ回路１の内容を送信信号TDとすることに
より、ループ伝送遅延時間の補正を行なう。このとき、
ライトアドレスカウンタ回路２及びリードアドレスカウ
ンタ回路３のカウント容量は送受信信号のフレームビツ
ト数に等しく設定されている。したがつて、受信信号フ
レームタイミングパルスRDFの正常周期とオーバフロー
パルスの発生周期とは等しく、かつ同時となる。
レームタイミングパルスRDFまたは自らのオーバフロー
パルスでリセツト動作するライトアドレスカウンタ回路
２のカウント値をアドレスとして、メモリ回路１に受信
信号RDを書き込み、送信信号フレームタイミングパルス
TDFまたは自らのオーバフローパルスでリセツト動作す
るリードアドレスカウンタ回路３のカウント値をアドレ
スとするメモリ回路１の内容を送信信号TDとすることに
より、ループ伝送遅延時間の補正を行なう。このとき、
ライトアドレスカウンタ回路２及びリードアドレスカウ
ンタ回路３のカウント容量は送受信信号のフレームビツ
ト数に等しく設定されている。したがつて、受信信号フ
レームタイミングパルスRDFの正常周期とオーバフロー
パルスの発生周期とは等しく、かつ同時となる。
以上のことから、受信信号フレームタイミングパルス
RDFとライトアドレスカウンタ回路２のオーバフローパ
ルスとを排他的論理和回路４で排他的論理和を取り、そ
の出力パルスをＤタイプフリツプフロツプ回路５で監視
することにより、受信信号フレームタイミングパルスRD
Fの周期が正常であるか、異常であるかを判定すること
が可能である。したがつて、Ｄタイプフリツプフロツプ
回路５の出力信号と、メモリ回路１からの読み出し信号
とをAND回路６で論理積を取ることにより、受信フレー
ムタイミングパルスRDFの周期が異常な場合、送信信号T
Dを「０」に固定することができる。
RDFとライトアドレスカウンタ回路２のオーバフローパ
ルスとを排他的論理和回路４で排他的論理和を取り、そ
の出力パルスをＤタイプフリツプフロツプ回路５で監視
することにより、受信信号フレームタイミングパルスRD
Fの周期が正常であるか、異常であるかを判定すること
が可能である。したがつて、Ｄタイプフリツプフロツプ
回路５の出力信号と、メモリ回路１からの読み出し信号
とをAND回路６で論理積を取ることにより、受信フレー
ムタイミングパルスRDFの周期が異常な場合、送信信号T
Dを「０」に固定することができる。
なお、上記の実施例では送信信号TDを「０」に固定す
る場合であつたが、「１」に固定してもよい。
る場合であつたが、「１」に固定してもよい。
以上説明したように本発明は、受信信号フレームタイ
ミングパルスの周期を監視し、その周期に異常が生じた
場合に送信信号を「０」または「１」に固定することに
より、送信信号に見掛上正常なデータが出力されてしま
うことを防止できる効果がある。
ミングパルスの周期を監視し、その周期に異常が生じた
場合に送信信号を「０」または「１」に固定することに
より、送信信号に見掛上正常なデータが出力されてしま
うことを防止できる効果がある。
図面は本発明のループ同期回路の一実施例を示す回路図
である。 １……メモリ回路、２……ライトアドレスカウンタ回
路、３……リードアドレスカウンタ回路、４……排他的
論理和回路、５……Ｄタイプフリツプフロツプ回路、６
……AND回路、7,8……OR回路、９……インバート回路。
である。 １……メモリ回路、２……ライトアドレスカウンタ回
路、３……リードアドレスカウンタ回路、４……排他的
論理和回路、５……Ｄタイプフリツプフロツプ回路、６
……AND回路、7,8……OR回路、９……インバート回路。
Claims (1)
- 【請求項１】メモリと、ライトアドレスカウンタと、リ
ードアドレスカウンタとから成り、前記リードアドレス
カウンタを送信信号フレームタイミングパルスにてリセ
ツトし、前記ライトアドレスカウンタを受信フレームタ
イミングパルスにてリセツトすることにより、ループ伝
送遅延時間の補正を行なうループ同期回路において、受
信信号フレームタイミングパルスと前記ライトアドレス
カウンタのオーバフローパルスとを排他的論理和回路に
入力し、該排他的論理和回路の出力をＤタイプフリツプ
フロツプ回路のＤ入力に入力すると同時に、前記受信信
号フレームタイミングパルスのインバート信号を前記Ｄ
タイプフリツプフロツプ回路のクロツク入力に入力し
て、該Ｄタイプフリツプフロツプ回路の出力にて前記メ
モリからのリードデータを「０」または「１」に固定す
る手段を有することを特徴とするループ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114242A JPH0813045B2 (ja) | 1989-05-09 | 1989-05-09 | ループ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114242A JPH0813045B2 (ja) | 1989-05-09 | 1989-05-09 | ループ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294131A JPH02294131A (ja) | 1990-12-05 |
| JPH0813045B2 true JPH0813045B2 (ja) | 1996-02-07 |
Family
ID=14632837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1114242A Expired - Lifetime JPH0813045B2 (ja) | 1989-05-09 | 1989-05-09 | ループ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813045B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021503B2 (ja) * | 1977-07-12 | 1985-05-28 | 富士通株式会社 | Ａｉｓ信号受信回路 |
| JPS5744356A (en) * | 1980-08-29 | 1982-03-12 | Nec Corp | Ais signal detecting circuit |
| JPS60239148A (ja) * | 1984-05-14 | 1985-11-28 | Mitsubishi Electric Corp | ２重化リング形伝送システム |
-
1989
- 1989-05-09 JP JP1114242A patent/JPH0813045B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02294131A (ja) | 1990-12-05 |
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