JPH0560134B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、データの送受信システムに使用され
るデータラツチ回路に関する。

［発明の技術的背景とその問題点］ 従来、ホストコンピユータから周辺装置へデー
タを転送する場合、第８図に示すようなデータラ
ツチ回路による転送方式（ハンドシエイク方式）
がある。この方式では、ホストコンピユータ（以
下CPUと称す）１０である送信側の送信レジス
タ１１から出力されるデータは、ラツチレジスタ
１２に一時ラツチされる。CPU１０は、受信側
である周辺装置１３へ転送すべきデータを作成す
るマイクロプロセツサ（以下MPUと称す）１４
を備えている。MPU１４は、転送データを送信
レジスタ１１へ出力すると共に、送信制御信号
（書込み制御信号）ＡをＩ／Ｏポート１５ａを通
じて出力する。ラツチレジスタ１２は、Ｉ／Ｏポ
ート１５ａから出力される送信制御信号Ａ（「０」
が有意信号）に同期して、送信レジスタ１１から
出力されるデータをラツチする。

このとき、Ｉ／Ｏポート１５ａから出力される
送信制御信号Ａは、フリツプフロツプ１６のリセ
ツト端子へも与えられる。フリツプフロツプ１６
は、周辺装置１３からデータの受信完了信号
（「０」が有意信号）Ｅが出力されるまで、送信側
のMPU１４ヘビジイー信号ＢをＩ／Ｏポート１
５ｂへ出力している。同時に、周辺装置へもビジ
イー信号Ｂが出力されて、ラツチレジスタ内のデ
ータの有無が確認される。これにより、MPU１
４は、周辺装置１３から受信完了信号Ｅが出力さ
れると、送信レジスタ１１から次のデータをラツ
チレジスタ１２で出力することになる。このよう
にして、CPU１０から送信されるデータが、ラ
ツチレジスタ１２を通じて周辺装置１３へ転送さ
れることになる。

前記のような転送方式が実施例されるのは、送
信側からラツチレジスタ１２へのデータ送信完了
以前に、受信側の周辺装置１３がラツチレジスタ
１２からデータを受信することを防止することが
目的である。このため、受信側の周辺装置１３が
本来とは異なるデータを受信する問題は回避でき
る。但し、この方式では、CPU１０からデータ
が転送される際には、データ転送が完了するまで
周辺装置１３の動作が一時停止されることにな
る。このため、周辺装置１３は動作が一定でなく
なるような状態となる。

また、第９図に示すように、送信側である
CPU１０が周辺装置１３の受信状態を検出する
ことなく、送信側からラツチレジスタ１２を通じ
てデータが転送される方式がある。しかしなが
ら、前記のような転送方式では、送信側からラツ
チレジスタ１２へのデータ送信完了以前に、受信
側の周辺装置１３がラツチレジスタ１２からデー
タを受信することがある。このため、受信側の周
辺装置１３が本来とは異なるデータを受信する問
題が発生する。

［発明の目的］ 本発明の目的は、送信側が受信側の受信タイミ
ングを検出することなくデータを転送する送受信
システムにおいて、送信側から出力されるデータ
を確実に受信側へ転送することができるデータラ
ツチ回路を提供することにある。

［発明の概要］ 本発明は、送信側から受信側へ転送されるデー
タを前記送信側から出力される送信制御信号のタ
イミングに応じてラツチする第１のラツチ手段
と、前記送信側から出力される前記送信制御信
号、前記受信側から出力される受信制御信号、お
よびこの受信制御信号より遅れて出力されるタイ
ミング変化信号が供給され、前記受信制御信号に
応じて前記送信制御信号をラツチし、このラツチ
した送信制御信号がデータの非送信状態を示す場
合、前記受信制御信号に同期したラツチ制御信号
を出力し、前記ラツチした送信制御信号がデータ
の送信状態を示す場合、前記タイミング変化信号
に基づいて前記送信制御信号が非送信状態となる
までラツチタイミングを遅延させたラツチ制御信
号を出力するラツチ制御手段と、前記第１のラツ
チ手段から出力されるデータを前記ラツチ制御手
段から出力されるラツチ制御信号に応じてラツチ
し前記受信側へ出力する第２のラツチ手段とを具
備している。

このような構成のデータラツチ回路により、送
信側から所定のタイミングで送信されるデータを
確実に受信側へ転送することが可能となる。

［発明の実施例］ 以下図面を参照して本発明の一実施例を説明す
る。第１図は一実施例に係わる送受信システムの
構成を示すブロツク図である。第１図において、
第１のラツチレジスタ２１は、送信側である
CPU（ホストコンピユータ）１０の送信レジスタ
１１から周辺装置２０へ転送されるデータを一時
ラツチする。第１のラツチレジスタ２１は、
CPU１０のMPU（マイクロプロセツサ）１４か
らＩ／Ｏポート１５を通じて出力される送信制御
信号WRに同期してラツチ動作を実行する。第２
のラツチレジスタ２２は、第１のラツチレジスタ
２１から出力されるデータをラツチして周辺装置
２０へ出力する。第２のラツチレジスタ２２は、
ラツチ制御回路２３から出力されるラツチ制御信
号Ｌに同期してラツチ動作を実行する。

ラツチ制御回路２３は、CPU１０から出力さ
れる送信制御信号WRに基づいて、データの非送
信状態時には周辺装置２０から出力される受信制
御信号Ｒに同期するラツチ制御信号Ｌを出力す
る。また、ラツチ制御回路２３は、データの送信
状態時には周辺装置２０から出力されるタイミン
グ変化信号CHに基づいて、受信制御信号Ｒによ
るラツチタイミングを遅延するように変化させた
ラツチ制御信号Ｌを出力する。

第３図は、同実施例のデータラツチ回路及びそ
の周辺回路の構成の具体例を示すブロツク図であ
る。第３図において、第１のラツチレジスタ２１
は、例えば８ビツトのデータＤ１〜Ｄ８をラツチ
するＤ型ラツチ回路３０−１〜３０−８からな
る。Ｄ型ラツチ回路３０−１〜３０−８は、第１
図のCPU１０から出力される送信制御信号WRが
インバータ３１〜３３を通じて各クロツク端子
CPに供給される。第１のラツチレジスタ２１に
ラツチされたデータＤ１〜Ｄ８は、送信制御信号
WRに同期して第２のラツチレジスタ２２に出力
される。第２のラツチレジスタ２２は、同様に８
ビツトのデータをラツチするＤ型ラツチ回路３４
−１〜３４−８からなる。

第２のラツチレジスタ２２のＤ型ラツチ回路３
４−１〜３４−８は、ラツチ制御回路２３から出
力されるラツチ制御信号Ｌが各クロツク端子CP
へ供給される。Ｄ型ラツチ回路３４−１〜３４−
８にラツチされたデータは、ラツチ制御信号Ｌに
同期して周辺装置２０へ出力される。ラツチ制御
回路２３は、Ｄ型フリツプフロツプ３５、ナンド
回路３６及びインバータ３７，３８を備えてい
る。フリツプフロツプ３５は、データ端子Ｄには
送信制御信号WRがインバータ３１により反転さ
れて入力されており、出力信号Ｑをナンド回路３
６の一方の入力端子に出力する。ナンド回路３６
は、他方の入力端子には周辺装置２０からの受信
制御信号Ｒが与えられて、ラツチ制御信号Ｌを出
力する。フリツプフロツプ３５のクロツク端子
CPには、受信制御信号Ｒがインバータ３７，３
８を通じて供給される。

周辺装置２０は、シフトレジスタ４０〜４３、
インバータ４４，４５、ナンド回路４６及びノア
回路４７を備えている。シフトレジスタ４０〜４
３は、繰返し動作信号fcyの周期及びクロツク信
号CKに応じて動作している。シフトレジスタ４
０の出力信号Ｑ１は、インバータ４４を通じてナ
ンド回路４６の一方の入力端子に出力される。ナ
ンド回路４６は、他方の入力端子にはシフトレジ
スタ４１の出力信号Ｑ２が与えられて、出力端子
から受信制御信号Ｒを出力する。一方、ノア回路
４７は、第１の入力端子にはシフトレジスタ４２
の出力信号Ｑ３が与えられて、第２の入力端子に
はシフトレジスタ４３の出力信号Ｑ４がインバー
タ４５で反転されて与えられている。ノア回路４
７は、出力信号であるタイミング変化信号CHを
ラツチ制御回路２３のフリツプフロツプ３５のセ
ツト入力端子へ出力する。

前記のような構成のデータラツチ回路におい
て、同実施例の動作を説明する。先ず、第１図に
示すMPU１４が送信データＤを作成し、送信レ
ジスタ１１へ出力したとする。送信レジスタ１１
に格納された送信データＤは、第１のラツチレジ
スタ２１へ出力される。このとき、MPU１４か
らＩ／Ｏポート１５を通じて、第２図に示すよう
な送信制御信号WRがCPU１０から出力される。
第１のラツチレジスタ２１は、Ｉ／Ｏポート１５
から出力される送信制御信号WR（「０」が有意信
号）の「０」レベルでデータを取入れて、立上が
りに同期して、送信データＤをラツチする。第１
のラツチレジスタ２１内のラツチデータLD１は、
第２のラツチレジスタ２２へ出力される。第２の
ラツチレジスタ２２は、第２図に示すようにラツ
チ制御回路２３から出力されるラツチ制御信号Ｌ
に同期して、第１のラツチレジスタ２１からのデ
ータをラツチすることになる。第２のラツチレジ
スタ２２でラツチされたラツチデータLD２は、
周辺装置２０へ出力されることになる。

ところで、ラツチ制御回路２３は、CPU１０
から送信制御信号WRが出力されると、送信レジ
スタ１１からの送信データＤの送信状態を検出す
る。送信データＤが非送信状態時であれば、ラツ
チ制御回路２３は周辺装置２０から出力される受
信制御信号Ｒ（「０」が有意信号）に同期したラツ
チ制御信号Ｌを出力する。このラツチ制御信号Ｌ
により、第２のラツチレジスタ２２は第１のラツ
チレジスタ２１からのデータをラツチする。具体
的には、送信データＤが非送信状態時であれば、
第３図に示すラツチ制御回路２３のフリツプフロ
ツプ３５には「１」である送信制御信号WRがデ
ータ端子Ｄに供給されている。このとき、ラツチ
制御回路２３に対して、第４図に示すような受信
制御信号Ｒが周辺装置２０のナンド回路４６から
供給されると、第５図に示すようなラツチ制御信
号Ｌが第２のラツチレジスタ２２へ出力されるこ
とになる。

次に、ラツチ制御回路２３が送信データＤの送
信状態時に、周辺装置２０から受信制御信号Ｒを
受信した場合である。即ち、第２図に示すよう
に、送信制御信号WRが「０」のとき、受信制御
信号Ｒも「０」の場合である。ラツチ制御回路２
３は、受信制御信号Ｒに同期した立下がりのラツ
チ制御信号Ｌを出力し、さらに受信制御信号Ｒの
立上がり時点より所定の期間延長された立上がり
のラツチ制御信号Ｌを出力する。この場合、ラツ
チ制御信号Ｌの延長期間は周辺装置２０から出力
されるタイミング変化信号CHに基づいて設定さ
れる。第２のラツチレジスタ２２は、通常のラツ
チタイミングより延長されたラツチ制御信号Ｌに
同期して、第１のラツチレジスタ２１からのデー
タをラツチする。

具体的には、第３図に示す周辺装置２０から受
信制御信号Ｒ「０」がラツチ制御回路２３へ出力
された際、第５図に示すように送信制御信号WR
がラツチ制御回路２３へ出力されたとする。ラツ
チ制御回路２３では、タイミング変化信号CHが
予めフリツプフロツプ３５のセツト入力端子へ入
力されているため、フリツプフロツプ３５の出力
信号Ｑは「１」である。このため、ナンド回路３
６からは、受信制御信号Ｒの立下がりに同期して
立上がるラツチ制御信号Ｌが出力される。そし
て、受信制御信号Ｒが立上がる際、第５図に示す
ように送信制御信号WRが「０」である。即ち、
受信制御信号Ｒに同期して第２のラツチレジスタ
２２がラツチする際に、送信制御信号WRに同期
して第１のラツチレジスタ２１がデータのラツチ
動作を行なう場合である。フリツプフロツプ３５
の出力信号Ｑは、受信制御信号Ｒの立上がり時
に、送信制御信号WRのレベルを判断するのであ
るが、送信制御信号WRが「０」であるため
「０」に立下がることになる。したがつて、ラツ
チ制御信号Ｌは、受信制御信号Ｒの立上がりに同
期して一度立下がるが、出力信号Ｑにより「１」
の状態を再度続ける。フリツプフロツプ３５の出
力信号Ｑは、周辺装置２０から出力されるタイミ
ング変化信号CHの立上がりに同期して、「１」
の立上がることになる。これにより、ラツチ制御
回路２３から出力されるラツチ制御信号Ｌは、受
信制御信号Ｒで決定されるラツチタイミング期間
より第５図に示すような期間Trだけ延長された
ラツチタイミング信号として出力されることにな
る。この場合、タイミング変化信号CHにより決
定される延長期間Trは、第５図に示すような送
信制御信号WRのパルス幅Tw１以上で、期間
Tw２より短い期間である。

このようにして、送信側であるCPU１０は、
受信側の周辺装置２０の受信タイミングを検出す
ることなく、送信制御信号WRに同期した送信デ
ータを受信側へ確実に転送することができる。こ
の場合、送信制御信号WRと周辺装置２０からの
受信制御信号Ｒのタイミングが重なる際、第２の
ラツチレジスタ２２は受信制御信号Ｒによるラツ
チタイミングが遅延するように変化したラツチタ
イミングでデータをラツチする。したがつて、第
２のラツチレジスタ２２は、第１のラツチレジス
タ２１へ送信データの転送が完了する以前にラツ
チすることなく、完全に転送された後のデータを
ラツチして周辺装置２０へ出力することになる。

第６図は、本発明のデータラツチ回路を適用し
た具体的回路を示すブロツク図であり、第７図は
その回路の動作を示すタイミングチヤートであ
る。第６図に示す回路は、外部からの入力信号に
応じたデユーテイ信号を発生する可変デユーテイ
出力回路である。この可変デユーテイ出力回路
は、第２の受信レジスタ６１の値とカウンタ６２
のカウント値とを比較回路６３で比較して、比較
結果が一致するまでの期間に対応するパルス幅の
パルス信号を出力する。第２の受信レジスタ６１
の値を変更するタイミングは、カウンタ６２が全
て０の場合であり、その繰返しサイクルは一定で
ある。第１の受信レジスタ６０は、書込み信号
WRのタイミングにより外部入力信号を格納す
る。第１の受信レジスタ６０に記憶された信号
は、ラツチ制御回路２３からのラツチ制御信号Ｌ
のタイミングにより第２の受信レジスタ６１へ転
送される。

このような可変デユーテイ出力回路に対して本
発明を適用した場合、第２の受信レジスタ６１に
は外部入力信号が確実に格納されることになる。
したがつて、可変デユーテイ回路の内部でデータ
が変化する事態を防止できるため、連続してデユ
ーテイ値を変化させる場合には非常に滑らかに変
化させることが可能になるなどの効果がある。
尚、前記のような可変デユーテイ出力回路は、表
示装置の輝度変調回路に使用すると有効である。

［発明の効果］ 以上詳述したように本発明によれば、送信側が
受信側の受信タイミングを検出することなくデー
タを転送する送受信システムにおいて、送信側か
ら出力されるデータを確実に受信側へ転送するこ
とができる。したがつて、送信側のシステムの変
更が発生した場合でも、受信側へのデータ転送を
容易に実行することが可能となる。また、送信側
はデータの受信側に対する処理を簡単化できるた
め、システム全体の処理効率を向上できる効果を
得ることができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるデータラツ
チ回路の構成を示すブロツク図、第２図は同実施
例の動作を説明するためのタイミングチヤート、
第３図は同実施例の具体的回路を示すブロツク
図、第４図及び第５図はそれぞれ第３図の回路の
動作を説明するためのタイミングチヤート、第６
図は本発明を具体的に適用した場合の可変デユー
テイ出力回路の構成を示すブロツク図、第７図は
第６図の回路の動作を説明するためのタイミング
チヤート、第８図及び第９図はそれぞれは従来の
データラツチ回路の構成を示すブロツク図であ
る。 １０……CPU、１１……送信レジスタ、１４
……マイクロプロセツサ、１５……Ｉ／Ｏポー
ト、２０……周辺装置、２１……第１のラツチレ
ジスタ、２２……第２のラツチレジスタ、２３…
…ラツチ制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 送信側から受信側へ転送されるデータを前記
   送信側から出力される送信制御信号のタイミング
   に応じてラツチする第１のラツチ手段と、 前記送信側から出力される前記送信制御信号、
   前記受信側から出力される受信制御信号、および
   この受信制御信号より遅れて出力されるタイミン
   グ変化信号が供給され、前記受信制御信号に応じ
   て前記送信制御信号をラツチし、このラツチした
   送信制御信号がデータの非送信状態を示す場合、
   前記受信制御信号に同期したラツチ制御信号を出
   力し、前記ラツチした送信制御信号がデータの送
   信状態を示す場合、前記タイミング変化信号に基
   づいて前記送信制御信号が非送信状態となるまで
   ラツチタイミングを遅延させたラツチ制御信号を
   出力するラツチ制御手段と、 前記第１のラツチ手段から出力されるデータを
   前記ラツチ制御手段から出力されるラツチ制御信
   号に応じてラツチし前記受信側へ出力する第２の
   ラツチ手段と を具備することを特徴とするデータラツチ回路。 ２ 前記ラツチ制御手段は、前記受信側から供給
   される受信制御信号に応じて前記送信制御信号を
   ラツチし、前記受信側から前記受信制御信号より
   遅れて供給されるタイミング変化信号に基づいて
   セツトされるラツチ手段と、 このラツチ手段の出力信号と前記受信制御信号
   に応じて前記ラツチ制御信号を出力する論理回路
   を有し、 前記ラツチ手段がデータの非送信状態を示す前
   記送信制御信号をラツチした場合、前記論理回路
   から前記受信制御信号に同期したラツチ制御信号
   を出力し、 前記ラツチ手段がデータの送信状態を示す前記
   送信制御信号をラツチした場合、前記タイミング
   変化信号に基づいてこのラツチ手段をセツトし、
   前記論理回路から前記送信制御信号が非送信状態
   となるまでラツチタイミングを遅延させたラツチ
   制御信号を出力することを特徴とする特許請求の
   範囲第１項記載のデータラツチ回路。