KR19990024911A

KR19990024911A - 액정 표시 장치용 해상도 모드신호 발생회로

Info

Publication number: KR19990024911A
Application number: KR1019970046294A
Authority: KR
Inventors: 박동원
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-09
Filing date: 1997-09-09
Publication date: 1999-04-06
Also published as: KR100444796B1

Abstract

이 발명은 액정 표시 장치용 해상도 모드신호 발생회로에 관한 것으로서,

수평동기신호의 1주기를 클럭신호로써 카운트하고 수직동기신호의 1주기를 수평동기신호로써 카운트하여, 각 카운트 결과에 따라 해상도 모드신호를 생성하며, 모드 변화가 있을 때 이를 감지하여 상기 각 카운트 결과를 리셋시킴으로써 멀티싱크 모드에서 불규칙적인 타이밍에 영향받지 않고 일정한 해상도 모드 신호를 제공할 수 있다.

Description

액정 표시 장치용 해상도 모드신호 발생회로

이 발명은 액정 표시 장치용 해상도 모드신호 발생회로에 관한 것으로서, 더욱 상세하게는 모니터용 액정 표시 장치에서 멀티싱크 모드의 불규칙한 타이밍에 영향받지 않고 동기신호와 클럭신호의 타이밍으로부터 일정한 해상도 모드 신호를 생성하기 위한 회로에 관한 것이다.

종래의 노트북 컴퓨터용 액정 표시 장치에서는, 인터페이스 회로가 노트북 컴퓨터의 그래픽 발생장치로부터 색신호를 입력받아, 상기 색신호의 해상도에 맞게 타이밍을 조정하여 구동회로에 공급한다.

도1a에는 수직동기신호(VSYNC), 수평동기신호(HSYNC) 및 색신호 데이타(DATA)의 타이밍 관계가 도시되어 있고, 도1b에는 수평동기신호(HSYNC)와 색신호 데이타(DATA)의 타이밍 관계가 도시되어 있다.

상기 도1a와 도1b에 도시된 동기신호 및 색신호는 XGA(extended graphic adapter) 모드의 해상도를 갖는 액정 표시 장치에 적용된다. 참고로, 도1a 및 도1b에서 수평동기신호(HSYNC)는 48kHz이며, 메인 클럭신호는 65MHz이다.

상기 XGA 모드에서는, 수직동기신호(VSYNC)의 하이레벨 구간 중 유효 데이타 구간(valid data interval)은 768H이며, 여기서, 'H'는 수평동기신호(HSYNC)의 1클럭구간을 나타낸다. 그리고, 수평동기신호(HSYNC)의 하이레벨 구간 중 유효 데이타 구간은 1024 CLK이며, 여기서, 'CLK'는 메인 클럭신호의 1클럭구간을 나타낸다. 상기 색신호 데이타(DATA)는 메인 클럭신호에 동기되어 있다. 따라서, 상기 XGA 모드에서는 1024×768의 해상도가 얻어진다.

그런데, 액정 표시 장치가 모니터용으로 그 용도가 확대되면서, 색신호의 신호원(signal source)이 노트북 컴퓨터 외에 비디오 카세트 레코더(VCR : video cassette recorder)나 텔레비전(television)과 같이 다양해지고 있다.

도2a 및 도2b에 도시된 바와 같이, 액정 표시 장치가 모니터용으로 사용되면, 신호원의 종류에 따라, 동일한 신호원이라도 제품의 사양에 따라 동기신호와 데이타 신호간의 타이밍이 일정하지 않다. 상기 도2a 및 도2b에서 '?'는 신호원의 종류 및 그 사양에 따라 결정된다. 이것은 신호원에서 나오는 색신호의 타이밍이 아날로그/디지탈 변환로직을 통해 액정 표시 장치에 전달될 때, 기존의 노트북 컴퓨터용 타이밍과 다르게 입력되기 때문이다.

아래의 표1에는 모니터용 액정 표시 장치에서 주로 사용되는 멀티싱크 모드에서의 불규칙한 타이밍이 도시되어 있다.

	VGA1	VGA2	VGA3	VGA4	VGA5	SVGA1	SVGA2	SVGA3	SVGA4	SVGA5	XGA1	XGA2	XGA3
메인클럭주파수(MHz)	40	39	50	50	48	45	50	62	61	68	65	75	78
1라인당클럭 수	1280	1280	1331	1344	1382	1280	1320	1300	1320	1382	1344	1328	1312
1H 주기내의유효 데이타 수	1024	1008	1024	1024	1024	1000	1000	1000	1000	998	1024	1024	1024
1프레임 당라인 수	718	725	832	800	840	781	785	832	781	800	806	806	800
1프레임내의유효 데이타 라인수	560	640	768	768	768	750	750	750	750	748	768	768	768

따라서, 기존에 일정하게 들어오는 색신호로부터 해상도 모드 신호를 생성하는 종래의 방식은 멀티싱크 모드에서 해상도 모드가 수시로 변화할 때 일정하지 않은 해상도 모드 신호를 생성하는 문제점이 있었다.

이 발명은 상기한 종래의 기술적 문제점을 해결하기 위한 것으로서, 각 동기신호의 타이밍을 카운트하여 대응하는 해상도 모드 신호를 생성하며, 모드 변화가 있을 때마다 해상도 모드 신호를 리셋시킴으로써, 멀티싱크 모드에서 불규칙적인 타이밍에 영향받지 않고 일정한 해상도 모드 신호를 생성할 수 있는 회로를 제공하는 데 그 목적이 있다.

도1a 및 도1b는 XGA 모드에서의 동기신호와 데이타 신호 사이의 관계를 도시한 파형.

도2a 및 도2b는 멀티싱크(multi sync) 모드에서의 동기신호와 데이타 신호 사이의 관계를 도시한 파형.

도3은 이 발명의 실시예에 따른 해상도 모드 신호 발생회로의 전체 구성도.

도4는 상기 도3에 도시된 클럭 카운트 회로의 상세 구성도.

도5는 상기 도3에 도시된 동기신호 카운트 회로의 상세 구성도.

도6은 상기 도3에 도시된 레지스터부의 상세 구성도.

도7은 상기 도3에 도시된 모드변화 감지부의 상세 구성도.

도8은 상기 도3에 도시된 리셋신호 발생부의 상세 구성도.

도9는 상기 도3에 도시된 코드 발생부의 상세 구성도.

상기한 목적을 달성하기 위한 이 발명에 따른 해상도 모드신호 발생회로는,

수평동기신호의 1주기를 클럭신호로써 카운트하여 그 결과를 코드로 출력시키는 클럭 카운트 수단;

수직동기신호의 1주기를 수평동기신호로써 카운트하여 그 결과를 코드로 출력시키는 동기신호 카운트 수단;

상기 클럭 카운트 수단과 동기신호 카운트 수단의 출력을 각각 유지시키는 제1 및 제2레지스터부;

상기 각 레지스터부에서 출력되는 코드의 변화가 있는지를 검출하며, 그 결과에 따라 모드 변화 신호를 생성하여 출력시키는 모드 변화 감지수단;

상기 모드 변화 감지수단으로부터 출력되는 모드 변화 신호로부터 모드 변화가 있는 경우에, 대응하는 레지스터를 리셋시키는 리셋 수단; 및

상기 각 레지스터로부터 출력되는 코드로부터 해상도 모드를 나타내는 코드를 생성하여 출력시키는 코드 발생부를 포함한다.

상기한 이 발명의 목적, 특징 및 잇점은 도면을 참조한 아래의 상세한 실시예 설명으로부터 보다 명백해질 것이다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세하게 설명한다.

도3을 참조하면, 이 발명의 실시예에 따른 해상도 모드신호 발생회로의 전체 구성이 도시되어 있다.

상기 도3에 도시되어 있듯이, 해상도 모드신호 발생회로는, 클럭 카운트 회로(1), 동기신호 카운트 회로(2), 제1 및 제2레지스터부(3, 4), 제1 및 제2모드변화 감지부(5, 6), 제1 및 제2리셋신호 발생부(7, 8), 코드 발생부(9), 두 개의 논리곱 소자(A1, A2)로 이루어져 있다.

보다 상세하게, 클럭 카운트 회로(1)는 수평동기신호(HSYNC)와 클럭신호(CLK)를 입력받아, 수평동기신호(HSYNC)의 1주기를 상기 클럭신호(CLK)로써 카운트한다. 이와 유사하게, 동기신호 카운트 회로(2)는 수직동기신호(VSYNC)와 수평동기신호(HSYNC)를 입력받아, 수직동기신호(VSYNC)의 1주기를 상기 수평동기신호(HSYNC)로써 카운트한다.

상기 각 카운트 회로(1, 2)는 카운트 결과에 따라 8비트의 코드를 생성하며, 각 8비트 코드는 제1 및 제2레지스터(3, 4)에 제공된다. 상기 각 레지스터(3, 4)는 상기 8비트 코드를 출력단에 유지시키며, 상기 레지스터(3, 4)의 출력은 제1 및 제2모드변화 감지부(5, 6)와 코드 발생부(9)에 공통으로 제공된다.

상기 각 레지스터(3, 4)의 출력단에는 제1 및 제2모드변화 감지부(5, 6)가 연결되어 있으며, 상기 각 모드변화 감지부(5, 6)는, 해상도의 모드 변화를 감지하기 위하여, 대응하는 레지스터(3, 4)에서 출력되는 8비트 코드의 변화가 있는지를 검출하며, 그 결과에 따라 모드변화 신호(CHG)를 생성한다.

상기 각 모드변화 감지부(5, 6)의 출력단에는 제1 및 제2리셋신호 발생부(7, 8)가 연결되어 있다. 각 리셋신호 발생부(7, 8)는 대응하는 모드변화 신호(CHG)에 따라 코드 리셋신호(CODE_RST)를 생성하며, 각 코드 리셋신호(CODE-RST)는 외부에서 제공되는 리셋신호(RST)와 함께 대응하는 논리곱 소자(A1, A2)에 의해 연산된다. 상기 각 논리곱 소자(A1, A2)의 출력에 의해, 모드 변화가 있거나 외부 리셋신호(RST)가 인에이블일 때, 각 레지스터(3, 4)는 리셋된다.

한편, 코드 발생부(9)는 상기 각 레지스터(3, 4)의 8비트 코드를 입력받아 이에 맞는 4비트의 해상도 모드 신호를 생성한다.

외부에서 제공되는 리셋신호(RST)는 회로의 초기 상태를 리셋시키기 위한 것으로서, 각 카운트 회로(1, 2), 리셋신호 발생부(7, 8) 및 논리곱 소자(A1, A2)에 제공된다.

다음으로, 상기 설명된 각 블록의 기능을 도4 내지 도9를 참조하여 보다 상세하게 설명한다.

도4에는 클럭 카운트 회로(1)가 상세하게 도시되어 있으며, 논리곱 소자(A11), 카운터(11) 및 디코더(12)로 이루어져 있다.

상기 논리곱 소자(A11)는 수평동기신호(HSYNC)와 리셋신호(RST)를 입력받아 논리곱 연산을 행한 후, 그 결과를 상기 카운터(11)의 클리어 단자(CLRN)에 제공한다. 상기 클리어 단자(CLRN)는 로우-인에이블이므로, 리셋신호(RST)가 로우레벨이거나 수평동기신호(HSYNC)가 로우레벨일 때, 상기 카운터(11)는 카운트 값을 클리어시킨 후, 클럭신호(CLK)를 카운트하기 시작한다. 리셋신호(RST)는 초기 상태에만 로우레벨이므로, 상기 카운터(11)는 수평동기신호(HSYNC)가 로우레벨로 떨어질 때마다 카운트 동작을 수행한다. 이로 인해, 상기 카운터(11)는 수평동기신호(HSYNC)의 1주기를 클럭신호(CLK)로써 카운트할 수 있다.

그리고, 상기 카운터(11)의 출력은 디코더(12)에 제공되며, 상기 디코더(12)는 카운트 값에 따라 8비트의 코드(OUT1∼OUT8)를 생성한다. 아래의 표2에는 상기 카운터(11)의 출력 카운트 값에 대한 8비트의 코드가 테이블로서 도시되어 있다.

	OUT1	OUT2	OUT3	OUT4	OUT5	OUT6	OUT7	OUT8
1280	1	0	0	0	0	0	0	0
1300	1	1	0	0	0	0	0	0
1312	1	1	1	0	0	0	0	0
1320	1	1	1	1	0	0	0	0
1328	1	1	1	1	1	0	0	0
1331	1	1	1	1	1	1	0	0
1344	1	1	1	1	1	1	1	0
1382	1	1	1	1	1	1	1	1

도5에는 동기신호 카운트 회로(2)가 상세하게 도시되어 있으며, 그 구조는 상기 설명된 클럭 카운트 회로(1)와 매우 유사하다.

상기 동기신호 카운트 회로(2)는 논리곱 소자(A21), 카운터(21) 및 디코더(22)로 이루어져 있다.

상기 논리곱 소자(A21)는 수직동기신호(VSYNC)와 리셋신호(RST)를 입력받아 논리곱 연산을 행한 후, 그 결과를 상기 카운터(21)의 클리어 단자(CLRN)에 제공한다. 상기 클리어 단자(CLRN)는 로우-인에이블이므로, 리셋신호(RST)가 로우레벨이거나 수직동기신호(VSYNC)가 로우레벨일 때, 상기 카운터(21)는 카운트 값을 클리어시킨 후, 수평동기신호(HSYNC)를 카운트하기 시작한다. 리셋신호(RST)는 초기 상태에만 로우레벨이므로, 상기 카운터(21)는 수직동기신호(VSYNC)가 로우레벨로 떨어질 때마다 카운트 동작을 수행한다. 이로 인해, 상기 카운터(21)는 수직동기신호(VSYNC)의 1주기를 수평동기신호(HSYNC)로써 카운트할 수 있다.

상기 카운터(21)의 출력은 디코더(22)에 제공되며, 상기 디코더(12)는 카운트 값에 따라 8비트의 코드(OUT1∼OUT8)를 생성한다. 아래의 표3에는 상기 카운터(21)의 출력 카운트 값에 대한 8비트의 코드가 테이블로서 도시되어 있다.

	OUT1	OUT2	OUT3	OUT4	OUT5	OUT6	OUT7	OUT8
718	1	0	0	0	0	0	0	0
725	1	1	0	0	0	0	0	0
781	1	1	1	0	0	0	0	0
785	1	1	1	1	0	0	0	0
800	1	1	1	1	1	0	0	0
806	1	1	1	1	1	1	0	0
832	1	1	1	1	1	1	1	0
840	1	1	1	1	1	1	1	1

도6에는 상기 제1 및 제2레지스터(3, 4) 중의 하나가 도시되어 있다.

상기 제1 및 제2레지스터(3, 4)는 그 구조가 동일하기 때문에, 도6에는 그 중 하나에 대해서만 도시되었다.

상기 도6에 도시된 레지스터는 8개의 플립플롭(31∼38)으로 이루어져 있으며, 각 플립플롭(31∼38)은 대응하는 카운트 회로에서 출력되는 8비트 출력 중 하나에 대응한다. 상기 각 플립플롭(31∼38)은 데이타 입력단(D), 출력단(Q), 클럭단(CK) 및 리셋단(RN)을 가지고 있다. 각 데이타 입력단(D)에는 하이레벨의 전원전압(VDD)이 인가되며, 각 리셋단(RN)에는 리셋신호(RST)가 인가된다. 상기 리셋신호(RST)에 의해 각 플립플롭(31∼38)은 초기에 프리세트되며, 각 클럭단(CK) 신호의 상승에지에서 데이타 입력단(D) 신호를 출력단(Q)에 전달한다. 따라서, 상기 각 플립플롭(31∼38)의 클럭단(CK)에 입력되는 신호(IN1∼IN8)가 하이레벨로 될 때, 출력단(Q)에는 하이레벨이 전달되며, 클럭단(CK)이 로우레벨일 때에는 출력단(Q)에서는 로우레벨이 유지된다. 따라서, 상기 각 플립플롭(31∼38)은 대응하는 카운트 회로에서 출력되는 8비트 코드를 기억하는 기능을 수행하며, 리셋신호(RST)에 따라 기억 상태가 리셋된다.

도7에는 상기 각 레지스터(3, 4)의 출력단에 연결되어 있는 제1 및 제2모드변화 감지부(5, 6) 중 하나가 도시되어 있다.

상기 도7에 도시된 바와 같이, 상기 모드변화 감지부는 8개의 디멀티플렉서(51∼58), 상기 각 디멀티플렉서(51∼58)의 출력을 연산하기 위한 3개의 논리합 소자(OR51∼OR53)로 이루어져 있다.

상기 모드변화 감지부에 대응하는 레지스터로부터 출력되는 8비트 신호 중 상위 7비트는 반전기(IN51∼IN57)에 의해 반전되며, 상기 8비트 신호와 7비트의 반전 신호는 8개의 디멀티플렉서(51∼58)에 제공된다. 상기 각 디멀티플렉서(51∼58)의 입력단에는 상기 표2 또는 표3에 도시된 코드에 맞게 매핑되어 있다. 예를 들어, 디멀티플렉서(51)의 8비트 입력은 코드 '00000001'을 모두 인에이블시킬 수 있도록 첫 번째 입력신호(C1)와 7개의 반전기 출력이 각각 입력된다. 이에 따라, 만약, 대응하는 레지스터에서 '00000001'이 입력되면, 상기 디멀티플렉서(51)의 입력은 모두 하이레벨로 된다. 상기 각 디멀티플렉서(51∼58)는 입력신호가 모두 하이레벨일 때, 하이레벨을 출력한다. 결과적으로, 상기 각 디멀티플렉서(51∼58)는 8개의 코드 중 하나가 입력되면 하이레벨을 출력한다. 따라서, 동작 중에 모드 변화가 있거나 불규칙적인 코드가 입력되면, 상기 디멀티플렉서(51∼58)의 출력이 모두 로우레벨이 되며, 이로 인해, 각 디멀티플렉서(51∼58)의 출력을 논리합 연산하는 논리합 소자(OR51, OR52) 및 상기 두 논리합 소자(OR51, OR52)의 출력을 논리합 연산하는 논리합 소자(OR53)에서는 로우레벨이 출력된다. 상기 논리합 소자(OR53)의 출력은 모드 변화 신호(CHG)로서 출력되므로, 상기 모드 변화 신호(CHG)는 모드 변화가 있을 때 하이레벨에서 로우레벨로 떨어진다.

도8에는 상기 모드변화 감지부(5, 6)의 출력단에 각각 연결되어 있는 리셋신호 발생부(7, 8) 중의 하나가 도시되어 있다.

상기 리셋신호 발생부는 3개의 직렬 연결된 플립플롭(71, 72, 73)과, 상기 플립플롭(71)의 출력단(Q) 신호와 상기 플립플롭(73)의 반전 출력단(QN) 신호를 입력받는 반전 논리곱 소자(N71)로 이루어져 있다.

첫 번째 플립플롭(71)의 클럭단(CKN)은 로우-인에이블이며, 모드 변화 신호(CHG)가 상기 클럭단(CHG)에 입력되며, 하이레벨의 전원전압(VDD)이 데이타 입력단(D)에 인가된다. 다른 플립플롭(72, 73)의 클럭단(CK)에는 메인 클럭신호(CLK)가 공통으로 입력되며, 앞단 플립플롭의 출력단(Q)이 현재 플립플롭의 데이타 입력단과 연결되어 있다. 그리고, 상기 각 플립플롭(71∼73)에는 리셋신호(RST)가 공통으로 입력된다.

만약, 모드 변화 신호(CHG)가 계속 하이레벨이면, 플립플롭(71)은 초기의 로우레벨을 유지하며, 다른 플립플롭(72, 73)은 클럭신호(CLK)의 상승에지에서 상기 플립플롭(71)의 출력을 출력단으로 전달하므로, 반전 논리곱 소자(N71)의 두 입력은 항상 반대이다. 따라서, 상기 반전 논리곱 소자(N71)의 출력단에서 얻어지는 코드 리셋신호(CODE_RST)는 하이레벨을 유지하며, 이로 인해 레지스터(3, 4)의 리셋 동작은 일어나지 않는다.

그러나, 동작 중에 모드 변화가 있거나 불규칙적인 코드가 입력되면, 상기 모드 변화 감지부(5, 6)에 의해 로우레벨의 모드 변화 신호(CHG)가 생성되고, 이러한 모드 변화 신호(CHG)의 하강 에지(falling edge)에서 플립플롭(71)은 입력단의 하이레벨을 출력단으로 전달한다. 이 순간, 플립플롭(73)의 반전 출력단(QN)은 하이레벨을 유지하므로, 반전 논리곱 소자(N71)의 두 입력이 동일해져서 로우레벨의 코드 리셋신호(CODE_RST)가 얻어진다. 상기 로우레벨의 코드 리셋신호(CODE_RST)는 대응하는 논리곱 소자(A1, A2)의 출력을 로우레벨로 변화시키며, 이로 인해 대응하는 레지스터(3, 4)의 출력이 리셋되어 카운트 값의 출력에 대응하는 8비트 코드가 리셋된다.

만약, 모드 변화 상태가 계속되면, 도8의 리셋신호 발생부에서 플립플롭(73)의 반전 출력단 신호도 로우레벨로 변하게 되며, 이로 인해 코드 리셋신호(CODE_RST)도 하이레벨로 된다. 따라서, 모드 변화가 있을 때, 코드 리셋신호(CODE_RST)의 리셋 구간은 1펄스 구간만큼 지속한다.

도9에는 코드 발생부(9)가 도시되어 있으며, 디코더(91)와 다수의 반전기(IN91∼IN106)로 이루어져 있다.

각 레지스터(3, 4)의 8비트 출력은 상기 반전기(IN91∼IN106)를 통해 얻어진 반전 신호와 함께 상기 디코더(91)에 입력된다. 상기 디코더(91)는 상기 신호로부터 각 코드에 대응하는 해상도 모드를 결정하며, 4비트의 코드(M0∼M3)를 해상도 모드 신호로서 출력한다. 예를 들어, 수평동기신호(HSYNC)의 1주기를 클럭신호(CLK)로써 카운트한 결과가 '1280'이면, 레지스터(3)의 출력코드가 '00000001'이 되고, 이때, 수직동기신호(VSYNC)의 1주기를 수평동기신호(HSYNC)로써 카운트한 결과가 '718'이면, 레지스터(4)의 출력코드가 '00000001'이 되며, 이로 인해, 상기 코드 발생부(9)는 VGA1 모드로써 4비트의 코드 '0000'를 생성하여 해상도 모드 신호로서 출력한다.

각 해상도 모드별 코드값에 대한 테이블이 아래의 표4에 도시되어 있다.

	M3	M2	M1	M0
VGA1	0	0	0	0
VGA2	0	0	0	1
VGA3	0	0	1	0
VGA4	0	0	1	1
VGA5	0	1	0	0
SVGA1	0	1	0	1
SVGA2	0	1	1	1
SVGA3	1	0	0	0
SVGA4	1	0	0	1
SVGA5	1	0	1	0
XGA1	1	0	1	1
XGA2	1	1	0	0
XGA3	1	1	0	1

이상 설명된 바와 같이, 이 발명에 따른 액정 표시 장치용 해상도 모드신호 발생회로는 수평동기신호의 1주기를 클럭신호로써 카운트하고 수직동기신호의 1주기를 수평동기신호로써 카운트하여, 각 카운트 결과에 따라 해상도 모드신호를 생성하며, 모드 변화가 있을 때 이를 감지하여 상기 각 카운트 결과를 리셋시킴으로써 멀티싱크 모드에서 불규칙적인 타이밍에 영향받지 않고 일정한 해상도 모드 신호를 제공할 수 있다.

비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

Claims

수평동기신호의 1주기를 클럭신호로써 카운트하여 그 결과를 코드로 출력시키는 클럭 카운트 수단;

수직동기신호의 1주기를 수평동기신호로써 카운트하여 그 결과를 코드로 출력시키는 동기신호 카운트 수단;

상기 클럭 카운트 수단과 동기신호 카운트 수단의 출력을 각각 유지시키는 제1 및 제2레지스터부;

상기 각 레지스터부에서 출력되는 코드의 변화가 있는지를 검출하며, 그 결과에 따라 모드 변화 신호를 생성하여 출력시키는 모드 변화 감지수단;

상기 모드 변화 감지수단으로부터 출력되는 모드 변화 신호로부터 모드 변화가 있는 경우에, 대응하는 레지스터를 리셋시키는 리셋 수단; 및

상기 각 레지스터로부터 출력되는 코드로부터 해상도 모드를 나타내는 코드를 생성하여 출력시키는 코드 발생부를 포함하는,

액정 표시 장치용 해상도 모드신호 발생회로.
제1항에 있어서,

상기한 모드 변화 감지수단은 상기 각 레지스터의 출력에 따라 모드 변화 신호를 생성하는 두 개의 모드 변화 감지부로 이루어져 있는,

액정 표시 장치용 해상도 모드신호 발생회로.
제2항에 있어서,

상기한 리셋 수단은,

상기 각 모드 변화 감지부에서 출력되는 모드 변화 신호로부터 코드-리셋신호를 생성하는 두 개의 리셋신호 발생부와,

상기 각 리셋신호 발생부의 출력과 외부 리셋신호를 입력받아, 두 입력에 대한 논리곱 연산을 수행하며, 그 결과에 따라 상기 각 레지스터를 리셋시키는 두 개의 논리곱 소자로 이루어지는,

액정 표시 장치용 해상도 모드신호 발생회로.
제3항에 있어서,

상기한 클럭 카운트 수단은,

수평동기신호와 외부 리셋신호를 논리곱하기 위한 논리곱 소자와,

상기 논리곱 소자의 출력에 따라 카운트 상태가 클리어되며, 상기 클리어 직후 클럭신호에 따라 카운트 동작을 수행하는 카운터와,

상기 카운터의 출력에 대응하는 코드를 생성하는 디코더로 이루어지는,

액정 표시 장치용 해상도 모드신호 발생회로.
제3항에 있어서,

상기한 동기신호 카운트 수단은,

수직동기신호와 외부 리셋신호를 논리곱하기 위한 논리곱 소자와,

상기 논리곱 소자의 출력에 따라 카운트 상태가 클리어되며, 상기 클리어 직후 수평동기신호에 따라 카운트 동작을 수행하는 카운터와,

상기 카운터의 출력에 대응하는 코드를 생성하는 디코더로 이루어지는,

액정 표시 장치용 해상도 모드신호 발생회로.
제3항에 있어서,

상기한 각 모드 변화 감지부는,

대응하는 레지스터에서 출력되는 코드 신호의 반전 신호를 생성하기 위한 다수의 반전 소자와,

각각이 임의의 한 코드를 식별할 수 있도록 상기 코드 신호와 그 반전 신호를 선택적으로 입력받으며, 상기 입력된 코드 신호가 설정된 코드와 동일한지를 판단하는 다수의 디멀티플렉서와,

상기 각 디멀티플렉서의 출력을 논리합 연산하여 모드 변화 신호로서 출력시키는 논리합 수단으로 이루어지며,

액정 표시 장치용 해상도 모드신호 발생회로.
제3항에 있어서,

상기한 각 리셋신호 발생부는,

상기 모드 변화 신호를 클럭 입력으로 하여 입력단의 하이레벨 신호를 출력단으로 전달시키는 제1플립플롭과,

상기 제1플립플롭에 직렬로 연결되며, 클럭신호에 따라 상기 제1플롭플롭의 출력을 순차적으로 전달하는 제2 및 제3플립플롭과,

상기 제1플립플롭의 출력단 신호와 상기 제3플립플롭의 반전 출력단 신호를 연산하여 코드 리셋신호를 생성하는 반전 논리곱 소자로 이루어지는,

액정 표시 장치용 해상도 모드신호 발생회로.