KR0149304B1

KR0149304B1 - 비디오 신호의 수직동기신호 생성장치

Info

Publication number: KR0149304B1
Application number: KR1019950034694A
Authority: KR
Inventors: 김영철
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-10-10
Filing date: 1995-10-10
Publication date: 1998-10-15
Also published as: KR970024896A; CN1061499C; CN1154036A; US5771076A; TW329075B

Abstract

이 발명은 영상신호에서 수직동기신호를 생성시키는 방법을 디지탈로 구현한 비디오 신호의 수직동기신호 생성장치에 관한 것이다.

이 발명의 구성은, 시스템 클럭의 수를 카운터하는 기능을 갖는 카운터 수단과; 카운터값이 순환하지 않도록 하는 출력 궤환수단; 카운터수단 출력의 상한을 비교하기 위한 제1비교수단; 카운터수단 출력의 하한을 비교하기 위한 제2비교수단; 수직동기신호를 출력하기 위한 제어수단으로 이루어져 있다.

이 발명의 효과는, 영상신호에서 수직동기신호를 생성시키는 방법을 디지탈로 구현함으로써, 사용자에 따른 수직동기신호에 대한 다양한 요구에 따라 용이한 수정으로 사용자에게 충족을 시켜주고, 디지탈회로로 구성함으로써 공정에 대한 안정성을 높임과 동시에 아날로그 회로에 비하여 상대적으로 낮은 소비전류에서 동작할 수 있는 비디오신호의 수직동기신호 생성장치를 구현할 수 있다.

Description

비디오신호의 수직동기신호 생성장치

제1도는 이 발명의 실시예에 따른 비디오신호의 수직동기신호 생성장치의 회로구성도이고,

제2도는 이 발명의 실시예에 따른 수직동기신호 생성장치의 9비트 가역계수기(UP/DOWN COUNTER)의 회로도이고,

제3도는 이 발명의 실시예에 따른 수직동기신호 생성장치의 제어수단의 회로도이고,

제4도는 이 발명의 실시예에 따른 제어수단의 4비트 업카운터(UP COUNTER)의 회로도이고,

제5도는 이 발명의 실시예에 따른 제1입력신호(FSS)와 제2입력신호(FH2), 수평비디오 라인의 관계를 도시한 타이밍도이고,

제6도는 이 발명의 실시예에 따른 제1입력신호(FSS), 제2입력신호(FH2), 수직동기신호(VS)의 동작타이밍도이다.

이 발명은 비디오신호의 수직동기신호 생성장치에 관한 것으로, 더욱 상세하게 말하자면, 영상신호에서 수직동기신호를 생성시키는 방법을 디지탈로 구현한 비디오신호의 수직동기신호 생성장치에 관한 것이다.

멀티미디어의 응용 분야가 늘어남에 따라 종종 텔레비젼에서 사용되고 있는 비디오신호를 컴퓨터의 모니터 상에서 디스플레이하게 된다. 이러한 경우에, 종래에는 텔레비젼과 컴퓨터의 영상신호 포맷형식이 다르기 때문에 상호간에 인터페이스로 연결해야 하며, 이러한 인터페이스의 연결을 위해 아나로그 비디오신호를 디지탈로 변환한 후에 컴퓨터의 모니터에 맞는 포맷형식으로 만들게 된다. 이 과정에서 영상신호의 수직동기신호가 생성된다.

그러나 종래의 아나로그로 수직동기신호를 생성하는 경우에는 높은 소비전류와 함께 반도체 공정에 대한 불안정성 및 수직동기신호를 사용자가 수정하고자 할때, 즉 수직동기신호의 펄스폭 수정이 어렵다는 문제가 있다.

또한 종래의 디지탈 타이밍신호 생성장치를 사용할 경우에는, NTSC 방식의 경우에 1프레임당 525개의 수평동기라인이 필요하고 1프레임당 2개의 수직동기라인이 필요하므로 많은 수의 디지탈회로가 필요할 뿐만이 아니라, 종래의 방식은 수평동기신호에 동기된 신호들이므로 원하는 수직동기신호를 동기시킬 기준점이 없다는 문제점이 있다.

이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 영상신호에서 수직동기신호를 생성시키는 방법을 디지탈로 구현함으로써, 사용자에 따른 수직동기신호에 대한 다양한 요구를 용이한 수정으로 사용자에게 충족을 시켜주고, 디지탈회로로 구성함으로써 공정에 대한 안정성을 높임과 동시에 아나로그회로에 비하여 상대적으로 낮은 소비전류에서 동작할 수 있는 비디오신호의 수직동기신호 생성장치를 제공하는데 있다.

상기의 목적을 달성하기 위한 수단으로서, 이 발명의 구성은, 제1입력신호(FSS), 시스템클럭(CK), 리셋(RB)를 수신하고, 시스템클럭(CK)의 수를 카운터하여 9비트 출력신호를 출력하는 카운터수단; 상기의 카운터수단의 9비트 출력신호(N8:0)를 수신하여, 상한을 비교하기 위한 제1비교수단; 상기의 카운터수단의 9비트 출력신호(N8:0)를 수신하여, 하한을 비교하기 위한 제2비교수단; 상기의 제1입력신호(FSS)와 상기의 제1비교수단(13)의 출력, 상기의 제2비교수단의 출력을 수신하여, 상기의 카운터수단의 출력이 순환하지 못하게 하는 출력궤환신호(INHB)를 출력하는 출력궤환수단; 상기의 카운터수단의 9비트 출력신호(N8:0)중 최상위비트(N8), 시스템클럭(CK), 제2입력신호(FH2)를 수신하여, 상기 카운터수단이 시스템클럭(CK)을 상한으로 부터 다운카운터하여 최상위비트(N8)가 로우논리값이 될때 수직동기신호를 출력하는 제어수단; 으로 이루어져 있다.

상기의 구성에 의한 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조로 하여 설명하면 다음과 같다.

제1도는 이 발명의 실시예에 따른 디지탈 수직동기신호 생성장치의 회로구성도이고, 제2도는 이 발명의 실시예에 따른 디지탈 수직동기신호 생성장치의 9비트 가역계수기(UP/DOWN COUNTER)의 회로도이고, 제3도는 이 발명의 실시예에 따른 디지탈 수직동기신호 생성장치의 수직동기신호의 출력을 제어하는 제어수단의 회로도이고, 제4도는 이 발명의 실시예에 따른 제3도 제어수단의 4비트 업카운터(UP COUNTER)의 회로도이다.

첨부한 제1도에 도시되어 있듯이, 이 발명의 실시예에 따른 비디오신호의 디지탈 수직동기신호 생성장치는, 카운터수단(12), 제1비교수단(13), 제2비교수단(14), 출력궤환수단(11), 제어수단(15)으로 구성된다.

상기의 카운터수단(12)은 9비트 가역계수기(UP/DOWN COUNTER)로서, 제2도에 도시되어 있는 바와 같이, 입력단, 클럭단, 리셋단, 출력단을 가진 9개의 리셋플립플롭들, 9개의 배타논리합회로들, 14개의 논리곱회로들, 5개의 논리합회로들, 8개의 배타부정논리합회로들로 구성되며, 제1리셋플립플롭(221)은 출력궤환신호(INHB)의 반전출력과 제1리셋플립플롭(221)의 반전출력을 수신하여 출력하는 제1배타논리합회로(230)의 출력을 입력단에 연결하고, 시스템클럭(CK)을 클럭단에 연결하고, 리셋단에 리셋(RB)신호를 연결하며, 제1리셋플립플롭(221)의 반전출력을 9비트 출력의 제1비트(N0)로 출력하고, 제2리셋플립플롭(222)은 제1리셋플립플롭(221)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제1배타부정논리합회로(258)와 제1배타부정논리합회로(258)의 출력과 출력궤환신호(INHB)를 두 입력으로 하는 제1부정논리곱회로(239)와 제1부정논리곱회로(239)의 출력과 제2리셋플립플롭(222)의 반전출력을 두 입력으로 하는 제2배타논리합회로(231)와 제2배타논리합회로(231)의 출력을 제2리셋플립플롭(222)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 리셋단은 리셋(RB)신호를 연결하며, 제2리셋플립플롭(222)의 반전출력을 9비트 출력의 제2비트(N1)로 출력하고, 제3리셋플립플롭(223)은 제2리셋플립플롭(222)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제2배타부정논리합회로(259)와 제1배타부정논리합회로(258)의 출력, 제2배타부정논리합회로(259)의 출력, 출력궤환신호(INHB)를 세 입력으로 하는 제2부정논리곱회로(240)와 제2부정논리곱회로(240)의 출력과 제3리셋플립플롭(223)의 반전출력을 두 입력으로 하는 제3배타논리합회로(232)와 제3배타논리합회로(232)의 출력을 제3리셋플립플롭(223)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 릿세단은 리셋(RB)신호를 연결하며, 제3리셋플립플롭(223)의 반전출력을 9비트 출력의 제3비트(N2)로 출력하고, 제4리셋플립플롭(224)은 제3리셋플립플롭(223)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제3배타부정논리합회로(260)와 제1배타부정논리합회로(258)의 출력, 제2배타부정논리합회로(259)의 출력, 제3배타부정논리합회로(260)의 출력, 출력궤환신호(INHB)를 4입력으로 하는 제3부정논리곱회로(241)와 제3부정논리곱회로(241)의 출력과 제4리셋플립플롭(224)의 반전출력을 두 입력으로 하는 제4배타논리합회로(233)와 제4배타논리합회로(233)의 출력을 제4리셋플립플롭(224)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 리셋단은 리셋(RB)신호를 연결하며, 제4리셋플립플롭(224)의 반전출력을 9비트 출력의 제4비트(N3)로 출력하고, 제5리셋플립플롭(225)은 제4리셋플립플롭(224)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제4배타부정논리합회로(261)와 제2배타부정논리합회로(259)의 출력, 제3배타부정논리합회로(260)의 출력, 제4배타부정논리합회로(261)의 출력을 3입력으로 하는 제4부정논리곱회로(242)와 제1배타부정논리합회로(258)의 출력, 출력궤환신호(INHB)를 두 입력으로 하는 제5부정논리곱회로(243)와 제4부정논리곱회로(242)의 출력, 제5부정논리곱회로(243)의 출력을 두 입력으로 하는 제1논리합회로(244)와 제1논리합회로(244)의 출력과 제5리셋플립플롭(225)의 반전출력을 두 입력으로 하는 제5배타논리합회로(234)와 제5배타논리합회로(234)의 출력을 제5리셋플립플롭(225)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 리셋단은 리셋(RB)신호를 연결하며, 제5리셋플립플롭(225)의 반전출력을 9비트 출력의 제5비트(N4)로 출력하고, 제6리셋플립플롭(226)은 제5리셋플립플롭(225)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제5배타부정논리합(262)와 제3배타부정논리합회로(260)의 출력, 제4배타부정논리합회로(261)의 출력, 제5배타부정논리합(262)의 출력을 3입력으로 하는 제6부정논리곱회로(245)와 제1배타부정논리합회로(258)의 출력, 제2배타부정논리합회로(259)의 출력, 출력궤환신호(INHB)를 3입력으로 하는 제7부정논리곱회로(246)와 제6부정논리곱회로(245)의 출력, 제7부정논리곱회로(246)의 출력을 두 입력으로 하는 제2논리합회로(247)와 제2논리합회로(247)의 출력과 제6리셋플립플롭(226)의 반전출력을 두 입력으로 하는 제6배타논리합회로(235)와 제6배타논리합회로(235)의 출력을 제6리셋플립플롭(226)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 릿세단은 리셋(RB)신호를 연결하며, 제6리셋플립플롭(226)의 반전출력을 9비트 출력의 제6비트(N5)로 출력하고, 제7리셋플립플롭(227)은 제6리셋플립플롭(226)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제6배타부정논리합회로(263)와 제4배타부정논리합회로(261)의 출력, 제5배타부정논리합(262)의 출력, 제6배타부정논리합회로(263)의 출력을 3입력으로 하는 제8부정논리곱회로(248)와 제1배타부정논리합회로(258)의 출력, 제2배타부정논리합회로(259)의 출력, 제3배타부정논리합회로(260)의 출력, 출력궤환신호(INHB)를 4입력으로 하는 제9부정논리곱회로(249)와 제8부정논리곱회로(248)의 출력, 제9부정논리곱회로(249)의 출력을 두 입력으로 하는 제3논리합회로(250)와 제3논리합회로(250)의 출력과 제7리셋플립플롭(227)의 반전출력을 두 입력으로 하는 제7배타논리합회로(236)와 제7배타논리합회로(236)의 출력을 제7리셋플립플롭(227)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 리셋단은 리셋(RB)신호를 연결하며, 제7리셋플립플롭(227)의 반전출력을 9비트 출력의 제7비트(N6)로 출력하고, 제8리셋플립플롭(228)은 제7리셋플립플롭(227)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제7배타부정논리합회로(264)와 제4배타부정논리합회로(261)의 출력, 제5배타부정논리합(262)의 출력, 제6배타부정논리합회로(263)의 출력, 제7배타부정논리합회로(264)의 출력을 4입력으로 하는 제10부정논리곱회로(251)와 제1배타부정논리합회로(258)의 출력, 제2배타부정논리합회로(259)의 출력, 제3배타부정논리합회로(260)의 출력, 출력궤환신호(INHB)를 4입력으로 하는 제11부정논리곱회로(252)와 제10부정논리곱회로(251)의 출력 제11부정논리곱회로(252)의 출력을 두 입력으로 하는 제4논리합회로(253)와 제4논리합회로(253)의 출력과 제8리셋플립플롭(228)의 반전출력을 두 입력으로 하는 제8배타논리합회로(237)와 제8배타논리합회로(237)의 출력을 제8리셋플립플롭(228)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 리세단은 리셋(RB)신호를 연결하며, 제8리셋플립플롭(228)의 반전출력을 9비트 출력의 제8비트(N7)로 출력하고, 제9리셋플립플롭(229)은 제8리셋플립플롭(228)의 반전출력과 제1입력신호(FSS)를 수신하여 출력하는 제8배타부정논리합회로(265)와 제1배타부정논리합회로(258)의 출력, 제2배타부정논리합회로(259)의 출력, 제3배타부정논리합회로(260)의 출력, 출력궤환신호(INHB)를 4입력으로 하는 제12부정논리곱회로(254)와 제4배타부정논리합회로(261)의 출력, 제5배타부정논리합(262)의 출력, 제6배타부정논리합회로(263)의 출력을 3입력으로 하는 제13부정논리곱회로(255)와 제7배타부정논리합회로(264)의 출력, 제8배타부정논리합회로(265)의 출력을 2입력으로 하는 제14부정논리곱회로(256)와 제12부정논리곱회로(254)의 출력, 제13부정논리곱회로(252)의 출력, 제14부정논리곱회로(256)의 출력을 3입력으로 하는 제5논리합회로(257)와 제5논리합회로(257)의 출력과 제9리셋플립플롭(229)의 반전출력을 두 입력으로 하는 제9배타논리합회로(238)와 제9배타논리합회로(238)의 출력을 제9리셋플립플롭(229)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)을 연결하고, 리셋단은 리셋(RB)신호를 연결하며, 제9리셋플립플롭(221)의 반전출력을 9비트 출력의 제9비트(N8)로 출력한다. 즉, 시스템클럭(CK)과 제1입력신호(FSS)를 수신하여 제1입력신호(FSS)가 로우논리값일 경우 시스템클럭의 수를 업카운터하고, 제1입력신호(FSS)가 하이논리값일 경우 시스템클럭의 수를 다운카운터한다. 출력궤환신호(INHB)가 하이논리값일 때, 제9비트 출력신호(N8:0)를 출력하고, 출력궤환신호(INHB)가 로우논리값일 때 카운터를 멈춘다.

상기의 제1비교수단(13)은 9비트 카운터출력(N8:0)을 수신하여, 디지탈값 511과 비교하여, 하이논리값 또는 로우논리값을 출력한다. 상기의 제2비교수단(14)은 9비트 카운터출력(N8:0)를 수신하여, 디지탈값 0과 비교하여, 하이논리값 또는 로우논리값을 출력한다.

상기의 출력궤환수단(11)은 제1비교수단(13)의 출력과 제1입력신호(FSS)를 수신하는 제1논리곱수단(112), 제1입력신호(FSS)를 반전시킨 신호와 제2비교수단(14)의 출력을 수신하는 제2논리곱수단(113), 상기의 두 논리곱수단들(112,113)의 출력을 수신하여 출력궤환신호(INHB)를 출력하는 부정논리합회로(114)로 구성된다. 제1입력신호(FSS)를 수신하여 제1입력신호(FSS)가 하이논리값인 구간에서 상기의 카운터수단(12)이 업카운터를 하고, 로우논리값인 구간에서는 상기의 카운터수단(12)이 다운카운터를 하므로 상기의 제1비교수단(13)의 출력과 제1입력신호(FSS)가 하이논리값인 구간의 신호가 조합되고, 제1입력신호(FSS)가 로우논리값인 부분과 제2비교수단(14)의 출력이 조합되고, 각각의 경우에 출력궤환신호(INHB)가 로우논리값이 되어 상기 카운터수단(12)이 카운터를 멈춘다. 즉, 상기의 카운터수단(12)이 카운터를 멈추는 경우는 제1입력신호(FSS)가 하이논리값이고 제1비교수단(13)의 출력이 하이논리값인 경우와 제1입력신호(FSS)가 로우논리값이고 제2비교수단(14)의 출력이 하이논리값인 경우이므로 상기의 두조건을 만족시키지 못할 경우 카운터수단(12)은 다시 카운터를 하게 된다.

상기의 제어수단(15)은 다음과 같은 수직동기신호 출력수단(31), 제2카운터수단(32), 제3비교수단(33), 리셋수단(34)으로 구성되며, 상기의 제어수단(15)의 수직동기신호 출력수단(31)은 입력단, 출력단, 클럭단을 가진 제1플립플롭(312)과 입력단, 클럭단, 리셋단, 출력단을 가진 제1리셋플립플롭(313)으로 구성되고, 상기의 제1플립플롭(312)의 입력단은 9비트 카운터출력(N8:0)중 최상위비트(N8)의 반전입력을 수신하고, 클럭단은 시스템클럭(CK)을 수신하여 시스템클럭(CK)에 동기시켜 글리치가 제거된 출력을 출력하며, 제1리셋플립플롭(313)은 입력단에 전원전압(Vdd)이 연결되고, 클럭단은 상기의 제1플립플롭(312)의 출력을 수신하고, 리셋단은 상기의 리셋수단(34)의 출력을 수신하여, 제1플립플롭(312)의 출력에 동기시켜 수직동기신호(VS)를 출력한다.

상기의 제어수단(15)의 제2카운터수단(32)은 상기의 수직동기신호 출력수단(31)의 출력과 리셋(RB)을 두 입력으로 하여 출력하는 제1논리곱회로(321)와, 제2입력신호를 클럭단으로 수신하고 리셋단은 상기의 제1논리곱회로(321)의 출력을 수신하여, 4비트 카운터출력(N213:0)을 출력하는 4비트 업카운터(322)로 구성되어 있다.

상기의 제어수단(15)의 제2카운터수단(322)은 제4도에 도시되어 있듯이, 입력단, 클럭단, 리셋단, 정출력단, 부정출력단을 가진 4개의 리셋플립플롭들(421,422,423,424)과, 2입력 제1부정논리곱회로(425)와, 3입력 제2부정논리곱회로(426)와, 3개의 배타논리합회로들(427,428,429)로 구성되어 있으며, 제1리셋플립플롭(421)의 입력단은 상기의 제1리셋플립플롭(421)의 정출력의 반전입력을 수신하고, 클럭단은 시스템클럭(CK)을 수신하며, 리셋단은 리셋(RB)신호에 연결되고, 제2리셋플립플롭(422)은 상기의 제2리셋플립플롭(422)의 정출력의 반전출력 및 제1리셋플립플롭(421)의 정출력의 반전출력을 수신하여, 하이 또는 로우논리값을 출력하는 제1배타논리합회로(427)의 출력을 제2리셋플립플롭(422)의 입력단으로 수신하고, 클럭단은 시스템클럭(CK)에 연결되고, 리셋단은 리셋(RB)에 연결되며, 제1논리곱회로(425)는 제1리셋플립플롭(421)의 부정출력의 반전출력 및 제2리셋플립플롭(422)의 부정출력의 반전출력을 수신하여 출력하며, 제3리셋플립플롭(423)은 상기의 제3리셋플립플롭(423)의 정출력의 반전출력 및 제1논리곱회로(425)의 출력을 두 입력으로 수신하여 하이 또는 로우논리값을 출력하는 제2배타논리합회로(428)의 출력을 제3리셋플립플롭(422)의 입력단으로 수신하고, 클럭단은 시스템클럭(CK)에 연결되고, 리셋단은 리셋(RB)에 연결되며, 제2논리곱회로(426)는 제3리셋플립플롭(423)의 부정출력의 반전출력 및, 제2리셋플립플롭(422)의 부정출력에 반전출력 및 제1리셋플립플롭(421)의 부정출력의 반전출력을 세 입력으로 수신하여 출력하고, 제4리셋플립플롭(424)은 제2논리곱회로(426)의 출력 및 제4리셋플립플롭(424)의 정출력의 반전출력을 두 입력으로 하는 제3배타논리합회로(429)의 출력을 제4리셋플립플롭(424)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)에 연결되고, 리셋단은 리셋(RB)에 연결되며, 상기의 제1리셋플립플롭(421)의 정출력의 반전출력을 다시 반전시켜서 제1출력(Q0)으로 출력하고, 상기의 제2리셋플립플롭(422)의 정출력의 반전출력을 다시 반전시켜 제2출력(Q1)으로 출력하고, 상기의 제3리셋플립플롭(423)의 정출력의 반전출력을 다시 반전시켜서 제3출력(Q2)으로 출력하고, 상기의 제4리셋플립플롭(424)의 정출력의 반전출력을 다시 반전시켜서 제4출력(Q3)으로 출력한다.

상기의 제어수단(15)의 제3비교수단(331)은 상기의 제2카운터수단(32)의 4비트 카운터출력(N213:0)을 제1비교단자(A3:0)로 수신하고, 제2비교단자(B3:0)는 제4비트(B3), 제3비트(B2), 제1비트(B0)는 전원전압(Vdd)에 연결하고, 제2비트(B1)는 접지전압(Vss)에 연결하여, 제1비교단자의 계수화한 값과 제2비교단자의 설정값을 비교하여, 두 값이 같을 경우 출력단(EQ)을 통해서 하이논리값을 출력하고, 이 이외의 경우는 로우논리값을 출력한다.

상기의 리셋수단(34)은 입력단, 클럭단, 리셋단, 클럭단을 가진 리셋플립플롭(341)과 두 입력을 가진 논리곱회로(343)로 구성되며, 리셋플립플롭(341)의 입력단은 상기의 제3비교수단(33)의 출력에 연결되고, 클럭단은 시스템클럭(CK)에 연결되고, 리셋단은 리셋(RB)에 연결되며, 상기의 논리곱회로(343)는 상기의 리셋플립플롭(341)의 반전출력 및 리셋(RB)을 두 입력으로 하여 출력한다.

상기의 구성에 의한 이 발명의 실시예에 따른 비디오신호의 수직동기신호 생성장치의 작용은 다음과 같다.

제5도는 이 발명의 실시예에 따른 제1입력신호(FSS)와 제2입력신호(FH2), 수평비디오 라인의 관계를 도시한 타이밍도이고, 제6도는 이 발명의 실시예에 따른 제1입력신호(FSS), 제2입력신호(FH2), 수직동기신호(VS)의 동작타이밍도이다.

상기의 카운터수단(12)은 리셋(RB), 시스템클럭(CK), 출력궤환신호(INHB), 제1입력신호(FSS)를 입력으로 하여 9비트 카운터신호(N8:0)를 출력하며, 리셋(RB)신호에 로우논리값이 입력되면, 출력의 모든 비트는 하이논리값으로 세트 초기화된다. 제1입력신호(FSS)가 로우논리값이면 카운터수단(12)은 다운카운터를 시작하며, 하이논리값이면 업카운터를 한다. 상기의 출력궤환신호(INHB)는 카운터수단(12)의 상한값 511과 하한값 0 범위내에서 카운터한 값이 순환하지 않도록 하는 기능을 하고, 출력궤환신호(INHB)가 로우논리값이면 카운터의 출력은 고정된다. 또한 상기의 9비트 카운터출력이 상한 또는 하한값에 도달함으로써, 출력궤환신호(INHB)에 로우논리값이 입력되면, 상기의 카운터수단(12)이 업카운터를 하였다면, 이후에는 다운카운터만이 가능하고, 다운카운터를 하였다면 업카운터만이 가능하다.

상기의 제1비교수단(13)은 9비트 카운터출력(N8:0)을 입력으로 하여 출력하는 비교기로서, 9비트 카운터출력(N8:0)의 디지탈값이 511일 경우에 하이논리값을 출력하고, 그 이외의 경우에는 로우논리값을 출력한다.

상기의 제2비교수단(14)은 9비트 카운터신호(N8:0)를 입력으로 하여 출력하는 비교기로서, 9비트 카운터출력(N8:0)의 디지탈값이 0일 경우에 하이논리값을 출력하고, 그 이외의 경우에는 로우논리값을 출력한다.

상기의 출력궤환신호(INHB)는, 제1비교수단(13)의 출력인 제1노드(X1)가 하이논리값, 즉 9비트 카운터출력(N8:0)의 계수화 값이 511이고, 제1입력신호(FSS)가 하이논리값일 때, 제1논리곱회로(112)가 하이논리값이 되고 제2논리곱회로(113)는 로우논리값이 되므로 부정논리합회로(114)는 제5노드(X5)를 통해서 로우논리값을 9비트 카운터출력(N8:0)에 입력한다. 제2비교기의 제3노드(X3)가 하이논리값, 즉 9비트 카운터출력(N8:0)의 계수화한 값이 0이고, 제1입력신호(FSS)가 로우논리값일 때, 제2논리곱회로(113)가 하이논리값이 되고 제1논리곱회로(112)는 논리값이 0일 때 부정논리합회로(114)의 출력값은 로우논리값을 발생하게 되어 있다.

상기의 제어수단(15)은 9비트 카운터출력(N8:0)의 제9비트(N8:LVL)에 입력된 신호에 의하여 논리소자 제1리셋플립플롭(313)의 입력에 연결된 전원전압(Vdd)이 출력단자인 수직동기신호(VS)로 출력되는 것인데, 제1도에서 9비트 카운터출력(N8:0)의 제9비트(LVL)가 9비트 카운터출력(N8:0)의 최상위비트(MSB)이므로 원하지 않는 글리치가 발생할 요인이 많으므로, 글리치로 인한 오동작을 방지하기 위하여 논리소자 제1플립플롭(312)과 같은 플립플롭으로 정류하고, 이러한 정류된 신호를 제1리셋플립플롭(313)의 클럭으로 사용한다. 최초의 리셋(RB)신호에 의하여 4비트 업카운터 출력(322)의 초기값은 로우논리값이며 9비트 카운터출력(N8:0)의 제9비트(LVL)에 입력되는 신호에 의해서 제1리셋플립플롭(313)의 출력은 하이논리값이 되며, 그에 의해 수직동기신호(VS)가 하이논리값인 신호가 출력된 순간부터 4비트 업카운터인 제2출력수단(322)은 업카운터를 시작하게 된다.

상기의 4비트 업카운터인 제2출력수단(322)의 클럭으로 사용되는 제2입력신호(FH2)는 영상신호의 하나의 수평 라인당 2개의 펄스를 갖는 주기적인 신호이므로 4비트 업카운터인 제2출력수단(322)의 출력이 2가 증가할 때마다 하나의 수평 비디오 라인에 해당하는 시간 구간을 갖는다.

상기의 제3비교수단(331)은 제1비교단자(A3:0)와 제2비교단자(B3:0)를 통해서 입력되는 디지탈값을 서로 비교하여 서로 같은 값일 경우에 논리값 1인 신호를 출력하는 비교기이다. 제3비교수단(331)의 제2비교단자(B3:0)에 하드코딩된 값은 제4비트(B3), 제3비트(B2), 제1비트(B0)에 전원전압(Vdd)이 연결되어 있고, 제2비트(B1)에 접지전압(Vss)이 연결되어 있으므로 디지탈값은 13(1101₂)이 된다. 따라서 4비트 업카운터(322)의 출력이 13이 되는 순간, 즉 수직동기신호(VS)에서 하이논리값이 출력된 후 6과 1/2의 수평비디오 라인이 경과된 순간에 제3비교수단(331)은 로우논리값을 출력하며 그 값이 리셋수단(34)을 통과하여 제1리셋플립플롭(313)의 리셋단자에 로우논리값을 입력하고, 제1리셋플립플롭(313)의 출력은 다시 로우논리값이 되며, 하나의 수직동기신호(VS)가 완성된다. 또한 이 발명의 최종 출력인 수직동기신호(VS)의 펄스폭을 조정하고자 한다면 제3도의 제3비교수단(331)에 입력되는 하드코딩된 제2비교단자(B3:0)의 값 13을 변경하면 된다.

제1도에서, 이 발명의 실시예에 따른 입력은 제1입력신호(FSS), 제2입력신호(FH2), 시스템클럭(CK), 리셋(RB)신호이고, 출력은 수직동기신호(VS)이다. 제1입력신호(FSS)는 영상신호의 레벨을 계수화한 값에서 32를 기준으로 하여 32보다 큰 영역은 하이논리값, 그리고 32보다 작은 영역은 로우논리값을 갖게 되며, 제2입력신호(FH2)는 하나의 수평 비디오 라인당 2개의 펄스를 갖는 신호이다. 리셋(RB)은 로우논리값 입력시 시스템의 각 부분의 초기화하는 외부 리셋신호이다. 시스템클럭(CK)은 시스템의 주 클럭이며, 하나의 수평 비디오 라인당 858개의 화소가 필요하다면, 1716개의 샘플링 클럭이 필요하고, 하나의 수평 비디오 라인의 길이가 약 63.555μs에 해당하므로, 결국 시스템클럭(CK)은 27MHz의 주파수를 갖는다.

상기의 카운터수단(12)은 입력단자로 제1입력신호(FSS)가 입력되면 리셋(RB)으로 인한 초기화 이후 9비트 가역계수기인 카운터수단(12)의 출력값은 제1입력신호(FSS)가 로우논리값인 구간마다 다운카운터를 하며, 제1입력신호(FSS)의 하이논리값인 구간에서는 업카운터를 하게 된다. 제1비교수단(13)은 리셋(RB)에 의한 초기화의 출력값이 디지탈값 511이었으므로, 제1비교수단(13)에 의해 상기의 카운터수단(12)의 출력궤환신호(INHB)에 로우논리값이 입력되어 제1입력신호(FSS)가 하이논리값인 구간에서도 카운터값은 증가하지 않는다. 제1입력신호(FSS)가 로우논리값인 구간이 상기의 9비트 가역계수기인 카운터수단(12)에 입력되면 9비트 카운터출력(N8:0)의 카운터값은 511로부터 감소하며, 제1입력신호(FSS)가 하이논리값인 구간이 다시 입력되면 현재의 카운터값에서 업카운터를 하다가 카운터값이 511이 되면 제1비교수단(13)에 의해 카운터값의 증가가 멈추게 된다. 또한 제1입력신호(FSS)가 로우논리값인 구간이 계속 감소하여 하한인 0이 되면 제2비교수단(14)에 의해 출력궤환신호(INHB)가 로우논리값이 되고, 카운터는 정지된다. 제1입력신호(FSS)가 로우논리값인 구간이 비디오신호에서는 수평동기되는 구간보다 수직동기되는 부분에서는 더 넓게 나타나게 되어 있으므로, 리셋(RB) 이후에 로우논리인 구간을 511로부터 256개 다운카운터 하게 되면, 9비트 카운터출력(N8:0) 중에서 최상위비트(N8)가 하이논리값인 상태에서 로우논리값인 상태로 전환하게 됨으로써, 상기의 제어수단(15)에 의해서 최종 출력인 수직동기신호(VS)에 하이논리값인 구간이 나타나게 되고, 이것이 영상신호의 수직동기신호가 된다. 다시 말하면, 영상신호의 포맷형식에 의하여 수평동기신호 구간에서는 제1입력신호(FSS)의 로우논리값인 구간의 길이는 최대 5μs를 넘지 않도록 되어 있으며, 수직동기신호의 구간에서는 제1입력신호(FSS)의 로우논리값인 구간이 더 넓게 나타난다. 그러므로 9비트 카운터출력(N8:0) 중에서 최상위비트(N8)가 초기값이 리셋(RB)신호에 의해 계수화한 값 511인 하이논리값으로 세트되어 있으므로, 최상위비트(N8)가 하이논리값에서 로우논리값으로 바꾸기 위해서는 256개의 시스템클럭(CK) 동안 다운카운터를 해야 하고, 27MHz인 시스템클럭(CK)이 한 주기 동안의 길이가 37ns이므로 제1입력신호(FSS)의 로우논리값인 구간이 256×37ns=9.472μs 동안 지속될 수 있도록 다운카운터해야 영상신호가 수직동기신호 구간임을 인식할 수 있다. 즉 약 10μs의 제1입력신호(FSS)가 로우논리값인 구간으로 입력되는 것을 수직동기신호가 시작하는 기준점으로 간주함으로써, 이러한 기준점이 되는 순간부터 최종 출력단자를 통하여 영상신호의 수직동기신호(VS)가 하이논리값으로 출력된다. 결국 영상신호의 수직동기 부분에서만 수직동기신호(VS)가 하이논리값으로 출력되는 것이다.

제5도를 참조로 하여, 비디오신호의 영상신호의 디지탈 레벨이 32보다 클 때는 제1입력신호(FSS)가 하이논리값을 갖고, 32보다 작을 때는 로우논리값을 갖는 것을 보이고 있으며, 제2입력신호(FH2)는 하나의 수평 비디오 라인당 두개의 신호를 가지는 것을 보이고 있다. 제6도를 참조로 하여, 제6도의 ①은 제1입력신호(FSS)가 로우논리값인 구간이 상기의 카운터수단(12)에 의해 카운터되어, 256개의 시스템클럭(CK)을 계속 다운카운터하는 넓은 구간임을 인식하여야 수직동기신호(VS)가 시작된다는 것을 도시하고 있고, ②는 수직동기신호(VS)가 하이논리값이 되는 시작 기준점임을 도시하고 있으며, 상기 제어수단(15)의 제2카운터수단(322)에 의해 제2입력(FH2)이 13개가 될 때까지 상기의 수직동기신호(VS)가 하이논리값을 가지면서 하나의 수직동기신호(VS)가 완성되고 있는 것을 도시하고 있다.

그러므로 상기와 같이 동작하는 이 발명의 효과는, 수직동기신호의 생성장치를 디지탈로 구현함으로써, 사용자에 따른 수직동기신호에 대한 다양한 요구에 따라 용이한 수정으로 사용자에게 충족을 시켜주고, 디지탈회로로 구성함으로써 공정에 대한 안정성을 높임과 동시에 아나로그회로에 비하여 상대적으로 낮은 소비전류에서 동작할 수 있는 것이다.

Claims

비디오신호의 수직동기신호 생성장치에 있어서, 제1입력신호, 시스템클럭(CK)을 수신하고, 시스템클럭(CK)의 수를 카운터하여 9비트 출력신호를 출력하는 카운터수단; 상기의 카운터수단의 9비트 출력신호를 수신하여, 상한을 비교하기 위한 제1비교수단; 상기의 카운터수단의 9비트 출력신호를 수신하여, 하한을 비교하기 위한 제2비교수단; 상기의 제1입력신호와 상기의 제1비교수단의 출력, 상기의 제2비교수단의 출력들을 수신하여, 상기의 카운터수단의 출력이 순환하지 못하게 하는 출력궤환신호(INHB)를 출력하는 출력궤환수단; 상기의 카운터수단의 9비트 출력신호중 최상위비트(LVL), 시스템클럭(CK), 제2입력신호를 수신하여, 상기 카운터수단이 시스템클럭(CK)을 상한으로 부터 다운카운터하여 최상위비트가 로우논리값이 될 때 수직동기신호를 출력하는 제어수단으로 이루어진 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 제1입력신호가 영상신호의 디지탈 레벨이 32보다 크면 하이논리값이고, 작으면 로우논리값으로 입력되는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 제1입력신호가 시스템클럭(CK)을 상한으로부터 256개 다운카운터한 로우논리값 구간의 길이로 수직동기신호의 시작 기준점을 인식하는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 제1비교수단은 상한을 511로 계수화한 값으로 정하여 출력을 궤한시키는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 제2비교수단은 하한을 0으로 계수화한 값으로 정하여 출력을 궤한시키는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 카운터수단은 상기의 제1입력신호가 하이논리값이면 업카운터를 하고, 로우논리값이면 다운카운터를 하는 9비트 가역계수기임을 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 출력궤환신호(INHB)는 하이논리값일 때 상기의 카운터수단을 카운터하고, 로우논리값일 때 카운터수단을 정지시키는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제6항에 있어서, 상기의 카운터수단은 입력단, 클럭단, 리셋단, 출력단을 가진 9개의 리셋플립플롭들, 9개의 배타논리합회로들, 14개의 논리곱회로들, 5개의 논리합회로들, 8개의 배타부정논리합회로들로 구성되며, 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 출력궤환수단은 제1비교수단의 출력과 제1입력신호를 수신하는 제1논리곱수단(112), 제1입력신호를 반전시킨 신호와 제2비교수단(14)의 출력을 수신하는 제2논리곱수단(113), 상기의 두 논리곱수단들(112,113)의 출력을 수신하여 출력궤환신호(INHB)를 출력하는 부정논리합회로(114)로 이루어진 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항 또는 제6항에 있어서, 상기의 카운터수단은 상한에 도달하면 다운카운터를 하고, 하한에 도달하면 업카운터를 할 수 있는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제1항에 있어서, 상기의 제어수단은 상기 9비트 카운터출력의 최상위비트를 수신하고, 상기 카운터수단이 상한으로부터 다운카운터하여 최상위비트가 로우논리값이 될 때, 수직동기신호를 하이논리값으로 출력하는 수직동기신호 출력수단과, 상기 수직동기신호 출력수단의 출력과 상기의 제2입력신호를 수신하여, 수직동기신호 출력수단의 출력이 하이논리값일 때 제2입력신호에 동기되어 카운터하는 제2카운터수단과, 상기 제2카운터수단의 출력, 수직동기신호의 종료를 가리키는 4비트 입력데이타와 비교하여 하이 또는 로우논리값을 출력하는 제3비교수단과, 상기 제3비교수단의 출력을 수신하여 상기 수직동기신호 출력수단을 리셋하는 리셋수단으로 구성된 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제11항에 있어서, 상기의 수직동기신호 출력수단은, 입력단이 전원전압(Vdd)에 연결되고, 클럭단은 상기의 최상위비트의 반전출력을 수신하고, 리셋단은 상기의 리셋수단(34)의 출력과 연결된 제1리셋플립플롭(313)인 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제11항에 있어서, 상기의 제2카운터수단(32)은 상기의 수직동기신호 출력수단(31)의 출력과 리셋(RB)신호를 두 입력으로 하여 출력하는 제1논리곱회로(321)와, 제2입력신호를 클럭단으로 수신하고, 리셋단은 상기의 제1논리곱회로(321)의 출력을 수신하는 4비트 카운터로 구성된 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제11항에 있어서, 상기의 제2카운터수단(322)은 입력단, 클럭단, 리셋단, 정출력단, 부정출력단을 가진 4개의 리셋플립플롭들(421,422,423,424)과, 2입력 제1부정논리곱회로(425)와, 3입력 제2부정논리곱회로(426)와, 3개의 배타논리합회로들(427,428,429)로 구성되어 있으며, 제1리셋플립플롭(421)은 입력단은 상기의 제1리셋플립플롭(421)의 정출력의 반전입력을 수신하고, 클럭단은 시스템클럭(CK)을 수신하며, 리셋단은 리셋(RB)신호에 연결되고, 제2리셋플립플롭(422)은 상기의 제2리셋플립플롭(422)의 정출력의 반전출력 및 제1리셋플립플롭(421)의 정출력의 반전출력을 수신하여, 하이 또는 로우논리값을 출력하는 제1배타논리합회로(427)의 출력을 제2리셋플립플롭(422)의 입력단으로 수신하고, 클럭단은 시스템클럭(CK)에 연결되고, 리셋단은 리셋(RB)에 연결되며, 제1논리곱회로(425)는 제1리셋플립플롭(421)의 부정출력의 반전출력 및 제2리셋플립플롭의 부정출력의 반전출력을 수신하여 출력하며, 제3리셋플립플롭(423)은 상기의 제3리셋플립플롭(423)의 정출력의 반전출력 및 제1논리곱회로(425)의 출력을 두 입력으로 수신하여, 하이 또는 로우논리값을 출력하는 제2배타논리합회로(428)의 출력을 제3리셋플립플롭(422)의 입력단으로 수신하고, 클럭단은 시스템클럭(CK)에 연결되고, 리셋단은 리셋(RB)신호에 연결되며, 제2논리곱회로(426)는 제3리셋플립플롭(423)의 부정출력의 반전출력 및, 제2리셋플립플롭(422)의 부정출력에 반전출력 및 제1리셋플립플롭(421)의 부정출력의 반전출력을 세 입력으로 수신하여 출력하고, 제4리셋플립플롭(424)은 제2논리곱회로(426)의 출력 및 제4리셋플립플롭(424)의 정출력의 반전출력을 두 입력으로 하는 제3배타논리합회로(429)의 출력을 제4리셋플립플롭(424)의 입력단에 연결하고, 클럭단은 시스템클럭(CK)에 연결되고, 리셋단은 리셋(RB)신호에 연결되며, 상기의 제1리셋플립플롭(421)의 정출력의 반전출력을 다시 반전시켜서 제1출력(Q0)으로 출력하고, 상기의 제2리셋플립플롭(422)의 정출력의 반전출력을 다시 반전시켜 제2출력(Q1)으로 출력하고, 상기의 제3리셋플립플롭(423)의 정출력의 반전출력을 다시 반전시켜서 제3출력(Q2)으로 출력하고, 상기의 제4리셋플립플롭(424)의 정출력의 반전출력을 다시 반전시켜서 제4출력(Q3)으로 출력하는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제11항에 있어서, 상기의 제3비교수단(331)은 상기의 제2카운터수단(32)의 출력과 입력데이타를 비교하여, 두 값이 같을 경우 하이논리값을 출력하고, 이 이외의 경우는 로우논리값을 출력하는 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제11항에 있어서, 상기의 리셋수단(34)은 상기의 제3비교수단(33)의 출력이 입력단에 연결되고, 시스템클럭(CK)이 클럭단에 연결되고, 리셋(RB)신호는 리셋단에 연결되는 리셋플립플롭(341)과, 상기의 리셋플립플롭(341)의 반전출력 및 리셋(RB)신호를 두 입력으로 수신하여 하이 또는 로우논리값을 출력하는 논리곱회로(343)로 구성된 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.
제12항에 있어서, 상기의 제어수단의 수직동기신호 출력장치는 입력단이 상기의 최상위비트의 반전입력을 수신하고, 클럭단은 시스템클럭을 수신하여, 시스템클럭(CK)에 동기시켜 글리치가 제거된 신호를 출력하는 제1플립플롭을 더 구비한 것을 특징으로 하는 비디오신호의 수직동기신호 생성장치.