KR100471785B1

KR100471785B1 - 액정표시장치의초기과도상태보호회로

Info

Publication number: KR100471785B1
Application number: KR1019970040660A
Authority: KR
Inventors: 박동원; 박행원
Original assignee: 삼성전자주식회사
Priority date: 1997-08-25
Filing date: 1997-08-25
Publication date: 2005-07-04
Also published as: KR19990024312A

Abstract

이 발명은 액정 표시 장치의 초기 과도 상태 보호 회로에 관한 것으로서,

수직 동기 신호의 하이레벨 구간을 수평 동기 신호로써 카운트하고 수평 동기 신호의 하이레벨 구간을 클럭 신호로써 카운트하여 그 카운트 결과에 따라 동기 신호가 정상인지를 판단한 후, 동기신호가 정상 상태일 경우에만 인터페이스 회로(4)에서 출력된 색신호가 소스 구동회로에 제공되도록 함으로써 초기 과도상태에서 비정상적인 동기신호에 의해 액정 패널이 손상되는 것을 방지할 수 있다.

Description

액정 표시 장치의 초기 과도 상태 보호 회로

이 발명은 액정 표시 장치의 초기 과도 상태 보호 회로에 관한 것으로서, 더욱 상세하게는 파워-온 직후의 초기 과도 상태에서 동기신호의 타이밍이 비정상적일 때 비정상적인 동기신호에 의해 액정 패널이 손상되는 것을 보호하기 위한 회로에 관한 것이다.

액정 표시 장치가 노트북 컴퓨터의 표시 장치로서 사용될 경우에는 상기 노트북 컴퓨터가 일정한 전력 시퀀스(power sequence)를 유지하여 초기 과도 상태가 발생하지 않는다. 그러나, 액정 표시 장치가 데스크-톱 컴퓨터의 모니터를 대체하거나 기타 다른 용도로 사용될 경우에는 시스템에 따라 신호의 타이밍이 불규칙해지는 초기 과도 상태가 발생한다.

도1a에는 정상적인 XGA(extended graphic adapter) 모드의 표시 신호가 도시되어 있고, 도1b에는 초기 과도 상태에 의한 비정상적인 동기신호가 도시되어 있다.

상기 도1a를 참조하면, 액정 표시 장치에 필요한 표시 신호로서 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 색신호 데이타(RGB DATA)가 있다. 이밖에, 상기 도1a에 도시되지 않았지만, 클럭 신호(CLK)가 있다. 그런데, 이러한 신호들은 표시 해상도에 따라 일정한 규격에 맞도록 상기 시스템에서 생성된다.

예를 들어, XGA 모드는 1024×768의 해상도를 가지므로, 도1a에 도시된 바와 같이, 수직 동기 신호(VSYNC)의 하이레벨 구간은 수평 동기 신호(HSYNC)의 적어도 768개의 펄스 구간보다 크고, 각 수평 동기 신호(HSYNC)의 하이레벨 구간은 클럭 신호(CLK)의 적어도 1024개의 펄스 구간보다 크도록 설계되어 있다. 도1a에서, 수직 동기 신호(VSYNC)의 하이레벨 구간은 유효 데이타 구간(768H)과, 기타의 더미 구간(32H)으로 구성되어 있다. 통상, XGA모드에서 수직 동기 신호(VSYNC)의 1주기는 17.6msec이다.

그런데, 데스크-톱 컴퓨터나 텔레비전에 액정 표시 장치가 표시 소자로서 적용될 경우에는 시스템의 초기 과도 현상에 의해 파워-온 직후에 상기 표시 신호들의 타이밍이 규격에 맞지 않을 수 있다. 즉, 일예로 도1b에 도시된 바와 같이, 수직 동기 신호(VSYNC)의 주기가 약 40μsec가 될 수 있다. 이러한 경우, 액정 표시 장치는 정상적인 신호만 처리할 수 있도록 설계되어 있으므로, 상기와 같은 비정상적인 동기신호에 의해 액정 패널에 심각한 영향이 발생한다. 예를 들어, 게이트 구동회로의 시작 신호가 상기와 같은 수직 동기 신호에 의해 40μsec 주기로 발생하며, 이로 인해 액정 패널의 게이트 라인이 40μsec 주기로 구동되어 과전류에 의해 액정 패널 상의 화소가 손상된다.

본 발명은 상기한 종래의 기술적 문제점을 해결하기 위한 것으로서, 그래픽 제어기로부터 입력되는 동기 신호가 정상일 경우에만 신호를 액정 패널로 공급하는 보호 회로를 제공하는 데 그 목적이 있다.

이 발명에 따른 액정 표시 장치의 보호 회로는 인터페이스 회로와 소스 구동회로 사이에 위치한다.

상기 보호 회로는 정상 상태 검출부, 상태 신호 생성부 및 버퍼부를 포함한다. 상기 정상 상태 검출부는 수직 동기 신호, 수평 동기 신호, 클럭 신호 및 초기화를 위한 리셋 신호를 입력받으며, 파워-온 직후 회로를 초기화시킨다. 이어서, 수직 동기 신호의 하이레벨 구간을 수평 동기 신호로써 카운트하고, 수평 동기 신호의 하이레벨 구간을 클럭 신호로써 카운트하여 각 카운트 결과에 대한 상태 판단 신호를 생성한다. 상기 상태 신호 생성부는 상기 각 상태 판단 신호로부터 모든 동기 신호가 정상인지를 판단하여 이를 기초로 하여 상태 신호를 생성한다. 이 상태 신호는 정상 상태와 비정상 상태의 두가지 상태를 가지며, 모든 상태 판단 신호가 정상 상태일 경우에만 정상 상태로 된다.

상기 상태 신호 생성부의 상태신호는 버퍼부에 제공되며, 버퍼부는 상기 상태 신호에 따라 인터페이스 회로에서 제공된 색신호를 통과할지 또는 차단할지를 결정한다. 즉, 상태 신호가 정상 상태를 나타낼 경우에는 색신호를 통과시켜 상기 소스 구동회로에 제공하며, 상태 신호가 비정상 상태를 나타낼 경우에는 상기 색신호를 차단시키고 하이 임피던스를 유지하여 상기 소스 구동회로에서 색표시 동작이 일어나지 않도록 한다.

상기한 이 발명에 따르면, 각 동기 신호가 정상적일 경우에만 인터페이스 회로의 색신호가 보호 회로에 의해 소스 구동회로에 제공되도록 함으로써 비정상적인 동기 신호에 의해 액정 패널의 박막 트랜지스터 및 기타 부품이 손상되는 것을 방지할 수 있다.

상기한 이 발명의 목적, 특징 및 잇점은 도면을 참조한 아래의 상세한 실시예 설명으로부터 보다 명백해질 것이다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세하게 설명한다.

도2는 이 발명의 실시예에 따른 액정 표시 장치의 구성도이고,

도3은 상기 도2에 도시된 보호회로의 구성도이고,

도4는 상기 도3에 도시된 정상상태 검출부의 상세 구성도이고,

도5는 상기 도3에 도시된 상태신호 생성부의 상세 구성도이고,

도6은 상기 도3에 도시된 버퍼부의 상세 구성도이다.

상기 도2를 참조하면, 이 발명의 실시예에 따른 액정 표시 장치는 액정 패널(1), 게이트 구동회로(2), 소스 구동회로(3), 인터페이스 회로(4) 및 보호 회로(5)로 이루어져 있다.

상기 액정 패널(1)은 다수의 게이트 라인과 이에 교차하는 다수의 데이타 라인에 의해 정의되는 영역에 매트릭스 형태로 배열된 다수의 화소(pixel)로 구성되어 있다.

상기 인터페이스 회로(4)는 컴퓨터와 같은 외부의 그래픽 제어기(graphic controller, 도시하지 않음)로부터 색신호(RGB), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 클럭 신호(CLK)를 입력받으며, 이 신호로부터 상기 액정 패널(1)의 구동에 필요한 제어신호(CTL1, CTL2)를 생성함과 동시에 색신호 데이타의 타이밍을 처리한 후 출력시킨다.

상기 보호 회로(5)는 상기 인터페이스 회로(4)로부터 색신호 데이타, 동기신호 및 클럭신호를 입력받아, 동기신호의 타이밍이 정상인지를 판단하고, 정상일 경우에만 색신호 데이타를 상기 소스 구동회로(3)에 제공한다. 만약, 동기신호의 타이밍이 정상이 아닐 경우에는 상기 보호 회로(5)는 하이 임피던스(high impedence) 상태를 유지시켜 소스 구동회로(3)에 의한 표시 동작을 금지시킨다.

상기 게이트 구동회로(2)는 상기 인터페이스 회로(4)에서 제공되는 제어 신호(CTL2)에 따라 액정 패널(1)의 화소를 1열씩 순차적으로 스캐닝(scanning)하며, 상기 스캐닝은 각 게이트 라인에 순차적으로 게이트-온 전압을 인가함으로써 달성된다.

상기 소스 구동회로(3)는 상기 보호 회로(5)에서 제공되는 색신호 데이타와 상기 인터페이스 회로(4)에서 제공되는 제어 신호(CTL1)에 따라 액정 구동 신호를 생성하며, 매 스캐닝마다 상기 생성된 액정 구동 신호를 액정 패널(1) 상의 데이타 라인에 인가한다. 이러한 일련의 과정에 의해 액정 패널(1)에서는 의도하는 표시 동작이 수행된다.

특히, 본 발명의 실시예에서는 상기 보호 회로(5)가 동기 신호의 하이레벨 구간을 카운트하여 동기 신호의 타이밍이 정상적인지를 판단하며, 동기 신호의 타이밍이 정상일 경우에만 소스 구동회로(3)에 색신호 데이타가 공급되도록 함으로써 초기 과도 상태로 인한 액정 패널(1)의 손상을 방지할 수 있다.

다음으로, 첨부된 도3 내지 도6을 참조하여 상기 보호 회로(5)를 보다 상세하게 설명한다.

도3에 도시되어 있듯이, 이 발명의 실시예에 따른 보호 회로(5)는 정상 상태 검출부(51), 상태 신호 생성부(52) 및 버퍼부(53)로 이루어져 있다.

상기 정상 상태 검출부(51)는 인터페이스 회로(4)로부터 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 클럭 신호(CLK), 리셋 신호(RST)를 입력받아, 수평 동기 신호(HSYNC)를 클럭 신호(CLK)로써 카운트하고 수직 동기 신호(VSYNC)를 수평 동기 신호(HSYNC)로써 카운트하여 각 카운트 결과에 따라 상기 각 동기신호(VSYNC, HSYNC)가 정상 상태인지를 결정하기 위한 상태 판단 신호(C1, C2, H1, H2)를 생성한다.

상기 상태신호 생성부(52)는 수직 동기 신호(VSYNC), 클럭 신호(CLK), 리셋 신호(RST) 및 상기 상태 판단 신호(C1, C2, H1, H2)를 입력받아 동기신호의 정상 또는 비정상을 나타내는 상태신호(CON)를 생성한다.

버퍼부(53)는 상기 상태신호 생성부(5)로부터 입력되는 상태신호(CON)에 따라 인터페이스 회로(4)에서 제공되는 색신호 데이타(SIG1∼SIG8)를 출력신호(OUT1∼OUT8)로서 그대로 통과시키거나 하이 임피던스 상태를 출력신호(OUT1∼OUT8)로서 내보낸다. 즉, 상기 상태신호(CON)로부터 동기신호가 정상 상태일 경우에만 상기 색신호 데이타(SIG1∼SIG8)를 통과시키며, 비정상 상태일 경우에는 하이 임피던스 상태를 출력단에 유지시켜 소스 구동회로(3)의 정상적인 표시 동작을 금지시킨다.

도4에는 상기 정상 상태 검출부(51)가 보다 상세하게 도시되어 있다.

상기 도4를 참조하면, 수평 동기 신호(HSYNC)와 리셋 신호(RST)는 논리곱 소자(AD511)에 의해 논리곱되며, 수직 동기 신호(VSYNC)와 리셋 신호(RST)는 논리곱 소자(AD512)에 의해 논리곱된다. 카운터(511)는 클럭단자를 통해 상기 클럭 신호(CLK)를 입력받으며, 상기 논리곱 소자(AD511)의 로우레벨 출력에 의해 클리어되며 하이레벨 출력에 의해 카운트 동작을 시작한다. 보다 구체적으로, 리셋 신호(RST)는 파워-온 직후에 로우레벨에서 하이레벨로 변하므로, 수평 동기 신호(HSYNC)가 로우레벨에서 하이레벨로 변하면, 상기 카운터(511)는 카운트 동작을 시작하며, 수평 동기 신호(HSYNC)의 하이레벨 구간을 상기 클럭신호(CLK)로써 카운트한다.

한편, 카운터(512)는 수직 동기 신호(VSYNC)의 하이레벨 구간을 수평 동기 신호(HSYNC)로써 카운트하기 위한 것으로서, 클럭단자를 통해 수평 동기 신호(HSYNC)를 입력받으며, 논리곱 소자(AD512)의 로우레벨 출력에 의해 클리어되며 하이레벨 출력에 의해 카운트 동작을 시작한다. 상기 리셋 신호(RST)는 파워-온 직후에 로우레벨이며, 그 이후에는 하이레벨이므로, 상기 수직 동기 신호(VSYNC)가 로우레벨에서 하이레벨로 변하면, 상기 카운터(512)는 수직 동기 신호의 하이레벨 구간을 수평 동기 신호(HSYNC)로써 카운트한다.

상기 각 카운터(511, 512)는 카운트 출력을 대응하는 디코더(513, 514)로 내보낸다. 각 디코더(513, 514)는 대응하는 카운터(511, 512)의 출력이 소정 범위 내에 있는지를 판단한다. 본 실시예에서는 액정 표시 장치가 XGA모드를 지원하는 것으로 가정하였으며, 이에 따라, 디코더(513)는 카운터(511)의 출력이 1278과 1388 사이에 있는지를 판단하며, 디코더(514)는 카운터(512)의 출력이 716과 838의 사이에 있는지를 판단한다. 즉, 각 디코더(513, 514)는 대응하는 카운트 값이 정상 상태의 상한과 하한 사이에 위치하는지 판단한다. 만약, 카운트 값이 상기 상한과 하한 사이에 위치하면, 대응하는 동기신호는 정상 상태이고, 그렇지 않을 경우에는 비정상 상태이다. 이러한 수치는 그래픽 모드 또는 시스템에 따라 변경될 수 있으며, 이로 인한 회로 설계의 변경은 당업자에게 자명하다. 보다 구체적으로, 디코더(513)의 출력단자(P1278)는 카운트 값이 1278보다 작으면 로우레벨로 되고 이보다 크면 하이레벨로 된다. 그리고, 출력단자(P1388)는 카운트 값이 1388보다 작으면 하이레벨로 되고 이보다 크면 로우레벨로 된다. 이와 유사하게, 디코더(514)의 출력단자(P716)는 카운터(516)에 의한 카운트 값이 716보다 작으면 로우레벨로 되고 이보다 크면 하이레벨로 된다. 그리고, 출력단자(P838)는 카운트 값이 838보다 작으면 하이레벨로 되고 이보다 크면 로우레벨로 된다. 즉, 상기 디코더(513)에 의해 수평 동기 신호(HSYNC)의 하이레벨 구간을 클럭신호(CLK)로 카운트한 결과가 1278 내지 1388 내의 범위에 있는지 판단되며, 상기 디코더(514)에 의해 수직 동기 신호(VSYNC)의 하이레벨 구간을 수평 동기 신호(HSYNC)로 카운트한 결과가 716 내지 838 내의 범위에 있는지 판단된다.

상기 각 디코더(513, 514)의 출력(P1278, P1388, P716, P838)은 4개의 D-플립플롭(515, 516, 517, 518)의 클럭단자(CLK)에 각각 입력된다. 따라서, 각 D-플립플롭(515, 516, 517, 518)은 클럭단자(CLK)의 신호가 로우레벨에서 하이레벨로 변할 때 D-입력단의 신호를 출력단(Q)으로 전달한다. 즉, 파워-온 직후 로우레벨의 리셋 신호(RST)에 의해 각 플립플롭(515, 516, 517, 518)은 출력단(Q)을 통해 로우레벨을 출력시키며, 각 플립플롭(515, 516, 517, 518)의 반전 출력단(QN)에서 상태 판정 신호(C1, C2, H1, H2)가 얻어지므로, 리셋 구간에서 각 상태 판정 신호(C1, C2, H1, H2)는 하이레벨이 된다. 그 다음에, 상기 각 플립플롭(515, 516, 517, 518)은 클럭단자(CLK)의 신호가 로우레벨에서 하이레벨로 변할 때까지 출력상태를 유지시킨다. 만약, 클럭단자(CLK)의 신호가 로우레벨에서 하이레벨로 변하면, D-입력단(D)의 하이레벨 신호(VDD)가 출력단(Q)에 전달되며, 이에 따라, 반전 출력단(QN)은 로우레벨로 떨어진다. 즉, 디코더(513, 514)의 출력(P1278, P1388, P716, P838)이 하이레벨이라는 것은 카운트 출력이 정상적인 범위 내에 드는 것이고, 로우레벨이라는 것은 비정상적인 범위에 있는 것이므로, 카운트 출력이 비정상적인 범위에서 정상적인 범위로 들어올 때, 즉, 디코더의 출력이 로우레벨에서 하이레벨로 변할 때, 이에 대응하는 플립플롭이 하이레벨의 D-입력단 신호를 출력단(Q)으로 전달하여 대응하는 상태 판정 신호는 로우레벨로 떨어진다. 상기 상태 판정 신호(P1278, P1388, P716, P838)는 상태 신호 생성부(52)에 전달된다.

도5에는 상기 상태 신호 생성부(52)가 상세하게 도시되어 있다.

상기 도5에 도시되어 있듯이, 상기 상태 신호 생성부(52)는 3개의 논리합 소자(OR521, OR522, OR523), 반전 논리곱 소자(ND521), 논리곱 소자(AD521) 및 5개의 D-플립플롭(521∼525)으로 이루어져 있다.

상기 정상 상태 검출부(51)의 상태 판정 신호(C1, C2)는 논리합 소자(OR521)에 의해 논리합되며, 상태 판정 신호(H1, H2)는 논리합 소자(OR522)에 의해 논리합된다. 그리고, 상기 각 논리합 소자(OR521, OR522)의 출력은 논리합 소자(OR523)에 의해 다시 논리합된다.

플립플롭(521, 522, 523)은 서로 직렬 연결되어 있으며, 플립플롭(524, 525)은 서로 직렬 연결되어 있다. 상기 플립플롭(521, 522, 523, 525)은 리셋 신호(RST)에 의해 파워-온 직후 리셋되므로, 초기에 출력단(Q)에서 로우레벨을 유지한다.

상기 논리합 소자(OR523)의 출력신호는 두 플립플롭(521, 524)의 클럭단자에 공통으로 입력된다. 따라서, 플립플롭(524)은 상기 논리합 소자(OR523)의 출력이 로우레벨에서 하이레벨로 변할 때 D-입력단(D)의 하이레벨 전원전압(VDD)을 출력단에 유지시킨다. 그리고, 상기 플립플롭(525)은 상기 플립플롭(524)의 출력단(Q) 신호를 D-입력단(D)으로 입력받아 수직 동기 신호(VSYNC)가 로우레벨에서 하이레벨로 변할 때마다 출력단(Q)으로 전달한다. 상기 플립플롭(525)의 출력단(Q) 신호는 상태신호(CON)로서 버퍼부(53)에 제공된다.

플립플롭(521)의 클럭단자는 로우-인에이블 모드로 설정되어 있으므로, 논리합 소자(OR523)의 출력이 하이레벨에서 로우레벨로 변할 때, D입력단(D)의 하이레벨 전원전압(VDD)을 출력단(Q)으로 전달한다.

플립플롭(522, 523)은 클럭신호(CLK)에 따라 상기 플립플롭(521)의 출력단(Q) 신호를 차례로 전달하며, 플립플롭(521)의 출력단(Q) 신호와 플립플롭(523)의 반전 출력단(QN) 신호는 반전 논리곱 소자(ND521)에 입력된다. 플립플롭(521)의 출력에 변화가 없을 때에는 상기 반전 논리곱 소자(ND521)의 두 입력이 항상 반대이므로, 상기 반전 논리곱 소자(ND521)는 하이레벨을 출력한다. 플립플롭(521)의 출력이 하이레벨로 변할 때에는 상기 반전 논리곱 소자(ND521)의 두 입력이 모두 하이레벨이므로, 상기 반전 논리곱 소자(ND521)는 로우레벨을 출력한다. 상기 반전 논리곱 소자(ND521)의 로우레벨 출력에 의해 논리곱 소자(AD521)에서는 로우레벨이 출력되며, 이로 인해 플립플롭(524)이 리셋된다. 따라서, 플립플롭(524)의 출력단(Q)에서는 로우레벨이 출력되고, 플립플롭(525)을 통해 로우레벨 신호가 상태 신호(CON)로서 출력된다.

요약하면, 논리합 소자(OR523)의 출력이 로우레벨이라는 것은 상태 판정 신호(C1, C2, H1, H2)가 모두 정상 상태임을 의미하며, 논리합 소자(OR523)의 출력이 하이레벨이라는 것은 상태 판정 신호(C1, C2, H1, H2) 중 적어도 하나 이상이 비정상 상태임을 의미한다. 이미 설명한 바와 같이, 논리합 소자(OR523)의 출력이 로우레벨에서 하이레벨로 변하면, 플립플롭(524)이 하이레벨의 전원전압(VDD)을 출력단(Q)으로 전달하여 하이레벨의 상태 신호(CON)가 얻어진다. 이 상태에서, 논리합 소자(OR523)의 출력이 하이레벨에서 로우레벨로 변하면, 플립플롭(521)이 하이레벨의 전원전압(VDD)을 출력단(Q)으로 전달하고, 반전 논리곱 소자(ND521) 및 논리곱 소자(AD521)가 플립플롭(524)을 리셋시켜 플립플롭(524)의 출력단(Q) 신호가 로우레벨로 떨어진다. 상기 플립플롭(524)의 로우레벨 출력은 플립플롭(525)을 거쳐 상태 신호(CON)로서 출력된다.

도6에는 상기 버퍼부(53)의 상세한 회로가 도시되어 있다.

상기 버퍼부(53)는, 색신호의 신호선(SIG1∼SIG8) 수와 동일한 수의 버퍼(B531∼B538)와, 상기 각 버퍼(B531∼B538)의 출력단에 연결되어 있는 패드(531∼538)와, 상기 각 버퍼(B531∼B538)에 제어신호를 제공하기 위한 반전 논리곱 소자(ND531∼ND538)로 이루어져 있다.

상기 각 반전 논리곱 소자(ND531∼ND538)의 한 입력단에는 하이레벨의 전원전압(VDD)이 공통적으로 인가되며, 다른 입력단에는 상태 신호(CON)가 공통적으로 입력된다. 상기 상태 신호(CON)가 입력되는 단자는 로우-인에이블 모드로 설정되어 있으므로, 상태 신호(CON)가 로우레벨일 경우, 각 반전 논리곱 소자(ND531∼ND538)는 로우레벨을 제어신호로서 출력한다. 각 버퍼(B531∼B538)의 제어 단자도 로우-인에이블 모드로 설정되어 있으므로, 각 반전 논리곱 소자(ND531∼ND538)의 출력이 로우레벨일 때, 상기 각 버퍼(B531∼B538)는 입력단의 색신호(SIG1∼SIG8)를 출력단으로 통과시킨다. 따라서, 색신호(SIG1∼SIG8)가 소스 구동회로(3)에 제공되어 정상적인 표시 동작이 이루어진다.

반대로, 상태 신호(CON)가 하이레벨일 경우에는 각 반전 논리곱 소자(ND531∼ND538)가 하이레벨을 제어신호로서 출력하며, 버퍼(B531∼B538)는 입력단의 색신호(SIG1∼SIG8)를 차단시키고, 하이 임피던스를 출력단에 제공한다. 버퍼부(53)의 하이 임피던스에 의해 액정 패널(1) 상의 박막 트랜지스터 및 타부품은 손상되지 않고 보호된다.

이상 설명된 바와 같이, 이 발명에 따른 액정 표시 장치의 보호 회로는 수직 동기 신호의 하이레벨 구간을 수평 동기 신호로써 카운트하고 수평 동기 신호의 하이레벨 구간을 클럭신호로써 카운트하여 그 카운트 결과에 따라 동기 신호가 정상인지를 판단한 후, 동기신호가 정상 상태일 경우에만 인터페이스 회로(4)에서 출력된 색신호가 소스 구동회로에 제공되도록 함으로써 초기 과도상태에서 비정상적인 동기신호에 의해 액정 패널이 손상되는 것을 방지할 수 있다.

비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

도1a는 정상적인 XGA 모드의 동기신호 및 색신호의 타이밍을 도시한 파형도.

도1b는 비정상적인 동기신호의 타이밍을 도시한 파형도.

도2는 이 발명의 실시예에 따른 액정 표시 장치의 구성도.

도3은 상기 도2에 도시된 보호회로의 구성도.

도4는 상기 도3에 도시된 정상상태 검출부의 상세 구성도.

도5는 상기 도3에 도시된 상태신호 생성부의 상세 구성도.

도6은 상기 도3에 도시된 버퍼부의 상세 구성도.

Claims

수직 동기 신호, 수평 동기 신호 및 클럭 신호를 입력받으며, 상기 수직 동기 신호의 하이 레벨 구간을 상기 수평 동기 신호로써 카운팅하고 상기 수평 동기 신호의 하이 레벨 구간을 상기 클럭 신호로써 카운팅하여, 상기 각 카운팅값이 설정 범위 내에 포함되는지의 여부에 기초하여 상태 판단 신호를 생성하는 정상 상태 검출부;

상기 정상 상태 검출부로부터의 상기 상태 판단 신호에 따라 동작 상태가 변하여, 상기 동기 신호가 정상인지의 여부를 판단하는 상태 신호를 생성하는 상태 신호 생성부; 및

상기 상태 신호 생성부로부터의 상기 상태 신호에 기초하여, 상기 동기 신호가 정상일 경우 소스 구동 회로에 색 신호를 전달하고, 상기 동기 신호 중에서 적어도 하나의 동기 신호가 정상이 아닐 경우 출력 신호의 상태를 하이 임피던스로 유지시키는 버퍼부

를 포함하는 액정 표시 장치용 보호 회로.
제1항에서,

상기 정상 상태 검출부는,

상기 수평 동기 신호의 하이레벨 구간을 상기 클럭 신호로써 카운팅하는 제1카운터;

상기 수직 동기 신호의 하이레벨 구간을 상기 수평 동기 신호로써 카운팅하는 제2카운터;

상기 제1카운터의 출력이 미리 정해진 상한과 하한의 범위에 드는지를 판정하는 제1디코더;

상기 제2카운터의 출력이 미리 정해진 상한과 하한의 범위에 드는지를 판정하는 제2디코더; 및

상기 각 디코더의 출력에 따라 그에 대응하는 상기 상태 판단 신호를 생성하는 다수의 플립플롭을 포함하는

액정 표시 장치용 보호 회로.
제2항에서,

상기 정상 상태 검출부는,

상기 수평 동기 신호와 상기 리셋 신호를 논리곱하여 그 출력에 따라 상기 제1카운터를 클리어시키는 제1논리곱 소자; 및

상기 수직 동기 신호와 상기 리셋 신호를 논리곱하여 그 출력에 따라 상기 제2카운터를 클리어시키는 제2논리곱 소자를 더 포함하는

액정 표시 장치용 보호 회로.
제1항 또는 제2항에서,

상기 상태 신호 생성부는,

상기 동기 신호의 상기 상태 판단 신호를 논리합하기 위한 적어도 하나의 논리합 소자;

상기 논리합 소자의 출력이 로우레벨에서 하이레벨로 변할 때, 하이레벨 신호를 출력단으로 전달하는 제1플립플롭;

상기 수직 동기 신호에 따라 상기 제1플립플롭의 출력단 신호를 상기 상태 신호로서 출력하는 제2플립플롭; 및

상기 논리합 소자의 출력이 하이레벨에서 로우레벨로 변할 때, 상기 제1플립플롭을 리셋시키기 위한 리셋 신호 생성 수단

을 포함하는

액정 표시 장치용 보호 회로.
제4항에서,

상기 리셋 신호 생성 수단은,

상기 논리합 소자의 출력이 하이레벨에서 로우레벨로 변할 때, 하이레벨 신호를 출력단으로 전달하는 제3플립플롭;

상기 제3플립플롭의 출력단 신호를 상기 클럭 신호에 따라 차례로 전달하며, 서로 직렬 연결되어 있는 제4 및 제5플립플롭;

상기 제1플립플롭의 출력단 신호와 상기 제5플립플롭의 반전 출력단 신호에 대하여 반전 논리곱 연산을 수행하는 반전 논리곱 소자; 및

상기 리셋 신호와 상기 반전 논리곱 소자의 출력 신호에 대하여 논리곱 연산을 수행하고, 그 결과에 따라 상기 제1플립플롭을 리셋시키는 논리곱 소자

를 포함하는

액정 표시 장치용 보호 회로.
제1항에서,

상기 버퍼부는

상기 색신호의 신호선 수와 동일한 수의 버퍼; 및

상기 상태 신호와 하이레벨 신호를 논리곱하여 그 결과에 따라 상기 버퍼를 제어하기 위한 다수의 반전 논리곱 소자

를 포함하는

액정 표시 장치용 보호 회로.
외부로부터 색신호, 수직 동기 신호, 수평 동기 신호 및 클럭 신호를 입력받는 인터페이스 회로,

상기 인터페이스 회로로부터의 상기 수직 동기 신호, 상기 수평 동기 신호 및 상기 클럭 신호를 입력 받고, 상기 수직 동기 신호의 하이 레벨 구간을 상기 수평 동기 신호로써 카운팅하고 상기 수평 동기 신호의 하이 레벨 구간을 상기 클럭 신호로써 카운팅하여, 상기 각 카운팅값이 설정 범위 내에 포함되는지의 여부에 기초하여 상태 판단 신호를 생성하는 정상 상태 검출부,

상기 정상 상태 검출부로부터의 상기 상태 판단 신호에 따라 동작 상태가 변하여, 상기 동기 신호가 정상인지의 여부를 판단하는 상태 신호를 생성하는 상태 신호 생성부, 그리고

상기 상태 신호 생성부로부터의 상기 상태 신호에 기초하여, 상기 동기 신호가 정상일 경우 상기 색신호를 소스 구동 회로에 전달하고, 상기 동기 신호 중에서 적어도 하나의 동기 신호가 정상이 아닐 경우 출력 신호의 상태를 하이 임피던스로 유지시키는 버퍼부

를 포함하는 액정 표시 장치.