KR100224644B1 - 직렬 입력 데이터의 수신 저장 장치 - Google Patents

Abstract

본 발명은 데이터 저장 장치에 관한 것으로서, 특히 직렬로 입력되는 데이터의 동기 신호부의 길이를 확장하지 않으면서 동기 신호의 오류 검출 확률을 낮추는 직렬 입력 데이터의 수신 저장 장치에 관한 것이다.

본 발명은 입력 데이터에서 동기 신호(D-SYNC)를 검출하는 동기 신호 검출부, 데이터의 한 바이트의 데이터 단위로 바이트 클럭 펄스를 발생시키는 바이트 클럭 펄스 발생부, 상기 바이트 클럭 펄스를 카운팅하여 한 블록을 구성하는 소정의 바이트 값과 동일한 경우에 I-SYNC 신호를 발생시키고, SYNC 신호에 의하여 리세트되는 바이트 카운팅부, 상기 바이트 클럭 펄스를 카운팅하여 라이팅 어드레스 값을 발생시키고, SYNC 신호에 의하여 리세트되는 라이팅 어드레스 카운팅부, 상기 D-SYNC 신호와 I-SYNC 신호를 입력하여 선택된 동기 신호인 SYNC 신호를 발생시키는 동기 신호 선택부, 상기 SYNC 신호를 카운팅하여 블록 어드레스 값을 발생시키는 블록 어드레스 카운팅부 및, 상기 동기 선택 인에이블 신호를 시스템 사용 목적에 상응하여 발생시키는 제어부를 포함함을 특징으로 한다.

본 발명에 의하면 동기 신호를 검출하지 못하는 경우에도 데이터를 잃어버리지 않고 저장할 수 있을 뿐만 아니라 트랙 점프의 경우에도 순차적으로 블록 어드레스를 증가시켜 사용되지 않는 기억 장치의 영역을 제거할 수 있는 효과가 있다.

Description

직렬 입력 데이터의 수신 저장 장치

본 발명은 데이터 저장 장치에 관한 것으로서, 특히 직렬로 입력되는 데이터의 동기 신호부의 길이를 확장하지 않으면서 동기 신호의 오류 검출 확률을 낮추는 직렬 입력 데이터의 수신 저장 장치에 관한 것이다.

일반적으로 별도의 동기 신호가 없는 블록 단위로 입력되는 직렬 데이터의 경우에는 기억 장치에 블록 별로 구분하여 저장하여야 한다. 따라서 각 블록을 구분하기 위하여 블록의 서두에 동기 신호를 삽입시키는데 이 동기 신호는 실제의 데이터에서 발생되지 않는 데이터의 형식이 되어야 동기 신호를 검출하는 장치에서 오류의 동기 신호를 검출하는 경우가 발생되지 않는다.

그러나 아날로그 비디오 신호와 디지털 오디오 신호를 동시에 기록매체에 기록할 때는 밴드 제한(band limit)과 변조에 의하여 동기 신호로 사용되어지는 데이터의 형식이 실제의 데이터에 존재할 확률이 높아지므로 동기 신호의 오류 검출 확률도 이에 따라서 높아지게 된다.

이러한 경우에는 동기 신호로 사용하는 데이터 형식의 길이(code length)를 늘이면 동기 신호의 오류 검출 확률도 낮아지겠으나 기록 가능한 주파수 및 데이터의 전송 속도 또한 낮아지는 단점이 있다.

도 4에 도시된 종래의 개량된 기술에서는 데이터의 길이를 기록 시의 주파수 및 데이터의 전송 속도를 낮추지 않고 동기 신호의 오류 검출 확률을 낮추기 위하여 도 5와 같이 동기 신호부 외에 전송되어지는 식별 코드(ID Code)와 블록 어드레스(BA;Block Address)를 이용하여 동기 신호를 검출하면 각 동기 신호가 검출될 때마다 클럭을 발생시켜 블록 어드레스를 카운트-업(count-up)하고, 전송되어지는 블록 어드레스를 검출하여 카운트-업된 블록 어드레스와 일치함을 비교한다. 패리티 확인부(405)에서는 전송되어지는 식별 코드와 블록 어드레스의 패리티를 확인하여 패리티 확인이 이상이 없으면 정확한 동기 신호를 검출한 것이 되며 이 경우에 블록 어드레스를 카운트-업하는 클럭이 블록 어드레스 카운터부(406)에 입력된다.

그러나 전송되어지는 식별 코드와 블록 어드레스의 패리티 확인 결과 이상이 없고(동기 신호가 검출되고), 전송된 블록 어드레스와 동기 신호 발생 시마다 카운트- 업한 블록 어드레스를 비교하여 서로 같지 않을 경우에는 전송된 블록 어드레스 값을 블록 어드레스 카운터부(406)에 인가하여 그 값을 기억 장치의 어드레스를 조정하기 위한 출력 단자로 보낸다.

이상과 같은 종래의 기술에서는 동기 신호의 오류 검출 확률을 동기 신호의 길이를 확장시키지 않고서 낮추는 효과가 있으나, 전송되는 블록의 형식이 항상 동기 신호부 외에 도 5와 같이 패리티 확인이 가능한 코드(식별 코드, 블록 어드레스, 에러 검출 코드) 등이 존재하여야 하고, 잡음으로 동기 신호가 검출되지 않을 경우에는 그 블록의 데이터가 상실되고, 블록 어드레스가 입력 신호에 포함되어 있으므로 트랙 점프 등의 경우에는 사용되지 못하는 기억 영역이 발생하는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 노이즈에 의하여 동기 신호가 검출되지 않는 경우에도 내부 카운터를 이용하여 데이터가 상실되는 현상을 방지하는 직렬 입력 데이터의 수신 저장 장치를 제공하는데 있다.

도 1은 본 발명에 의한 직렬 입력 데이터의 수신 저장 장치의 구성도이다.

도 2의 (a)∼(d)는 동기 신호가 검출되지 않는 경우의 종래의 기술 및 본 발명에서의 저장되는 데이터의 상태를 도시한 것이다.

도 3의 (a), (b)는 트랙 점프 발생 시의 종래의 기술 및 본 발명에서의 저장되는 데이터의 상태를 도시한 것이다.

도 4는 종래의 기술에 의한 직렬 입력 데이터의 수신 저장 장치의 구성도이다.

도 5는 종래의 기술에 의한 입력 데이터의 규격을 도시한 것이다.

도 6은 메모리에 저장되는 데이터의 블록 어드레스 및 라이팅 어드레스를 도시한 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명에 의한 직렬 입력 데이터의 수신 저장 장치는 입력 데이터에서 동기 신호가 검출되는 경우, D-SYNC 신호를 발생시키는 동기 신호 검출부, 상기 입력 데이터의 한 바이트의 데이터 단위로 바이트 클럭 펄스를 발생시키는 바이트 클럭 펄스 발생부, 상기 바이트 클럭 펄스를 카운팅하여 한 블록을 구성하는 소정의 바이트 값과 동일한 경우에 I-SYNC 신호를 발생시키고, SYNC 신호에 의하여 리세트되는 바이트 카운팅부, 상기 바이트 클럭 펄스를 초기 라이팅 어드레스부터 카운팅하여 라이팅 어드레스 값을 발생시키고, SYNC 신호에 의하여 리세트되는 라이팅 어드레스 카운팅부, 상기 D-SYNC 신호와 I-SYNC 신호를 입력하여 동기 선택 인에이블 신호에 따라서 D-SYNC 또는 I-SYNC 신호를 선택하여 SYNC 신호로 출력하는 동기 신호 선택부, 상기 SYNC 신호를 초기 블록 어드레스부터 카운팅하여 블록 어드레스 값을 발생시키는 블록 어드레스 카운팅부 및, 상기 동기 선택 인에이블 신호를 시스템 사용 목적에 상응하여 발생시키고, 상기 초기 블록 어드레스 및 상기 초기 라이팅 어드레스를 발생시키는 제어부를 포함함을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.

도 1은 본 발명에 의한 직렬 입력 데이터의 수신 저장 장치의 구성도로서, 입력 데이터 중에서 동기 신호(D_-SYNC)를 검출하는 동기 신호 검출부(110), 데이터의 바이트 단위로 클럭 펄스를 발생시키는 바이트 클럭 펄스 발생부(120), 데이터의 블록 단위로 내부 동기 신호(I_-SYNC)를 발생시키는 바이트 카운팅부(130), 입력 펄스를 카운팅하여 라이트 어드레스 값을 발생시키는 라이팅 어드레스 카운팅부(140), 입력되는 2가지 종류의 동기 신호를 선택하여 출력시키는 동기 신호 선택부(150), 입력되는 펄스를 카운팅하여 블록 어드레스 값을 발생시키는 블록 어드레스 카운팅부(160), 동기 신호 상태에 따라서 인에블 신호를 발생시키는 동기 상태 플래그 발생부(170), 인에이블되는 동기 신호의 선택 및 초기 어드레스 값을 발생시키는 제어부(180)를 구비한다.

동기 신호 검출부(110)는 입력되는 직렬 데이터에 포함된 동기 패턴을 검출하여 검출 동기 신호인 D_-SYNC 신호를 발생시킨다.

바이트 클럭 펄스 발생부(120)는 입력되는 직렬 데이터의 바이트 단위로 하나의 펄스 신호를 발생시킨다. 즉, 바이트 수를 카운팅하기 위한 바이트 클럭 펄스를 발생시키는 역할을 한다.

바이트 카운팅부(130)는 바이트 클럭 펄스를 카운팅하여 위의 데이터를 구성하는 한 블록 단위로 정해진 바이트 수 카운팅 때마다 하나의 펄스를 발생시킨다. 즉, 카운팅 값이 동기 신호를 이루는 바이트의 수와 메인 데이터의 바이트 수를 합한 값에 도달될 때 내부 동기 신호인 I_-SYNC 신호를 발생시킨다. 그리고 선택된 동기 신호인SYNC 신호에 의하여 카운터를 리세트된다.

라이팅 어드레스 카운팅부(140)는 위의 바이트 클럭 발생부(120)에서 출력된 바이트 클럭 펄스를 카운팅하여 저장하고자 하는 블록 어드레스 내의 라이팅 어드레스를 출력시킨다. 이 때 카운팅 시작하는 초기 라이팅 어드레스 값은 제어부(180)에 의하여 초기에 지정된다.

동기 신호 선택부(150)는 동기 신호 검출부(110)의 출력 신호인 D_-SYNC 신호와 바이트 카운팅부(130)의 출력 신호인 I_-SYNC 신호를 입력하여 제어부(180)에서 출력되는 동기 선택 인에이블 신호에 따라서 동기 신호를 선택하여 SYNC 신호로 출력한다.

블록 어드레스 카운팅부(160)는 동기 신호 선택부(150)의 출력 신호인 SYNC 신호를 카운팅하여 저장하고자 하는 블록 어드레스를 출력시킨다. 이 때 카운팅 시작하는 초기 블록 어드레스 값은 제어부(180)에 의하여 초기에 지정된다.

인에이블되는 동기 신호에 따른 각 블록의 세부적인 동작은 다음과 같다.

첫째로 제어부(180)에 의해서 D_-SYNC 인에이블과 I_-SYNC 인에이블이 모두 활성화되어 있다면 다음과 같이 동작한다.

D_-SYNC 신호에 의해 리세트되어진 바이트 카운팅부(130)는 입력되는 데이터의 1바이트마다 카운팅을 실행하여 한 블록에 해당하는 수의 바이트가 입력된 후에 I_-SYNC 신호를 출력한다.

만일 도 2의 (a)와 같이 I_-SYNC 신호는 출력되었으나, 도 2의 (b)와 같이 D_-SYNC 신호가 검출되지 않았다면, 이는 동기 신호가 잡음에 의하여 검출되지 못한 경우이다.

이와 같이 동기 신호가 잡음에 의하여 검출되지 못한 경우, 제어부(180)의 I_-SYNC 인에이블이 활성화되어 동기 신호 선택부(150)는 잡음에 의하여 D_-SYNC 신호가 검출되지 않는 구간에서 I_-SYNC 신호를 선택하여 출력한다. 따라서 블록 어드레스 카운팅부(160)는 I_-SYNC 신호에 의하여 출력되는 SYNC 신호에 의하여 카운팅되어 지고 바이트 카운팅부(130)는 SYNC 신호에 의하여 리세트되어진 후 정상적인 동작을 계속 실행한다.

즉, 종래의 기술에 의하면 도 2의 (c)와 같이 블록 어드레스 (N+1)에 존재하는 데이터를 상실하게 되지만, 본 발명에 의하면 I_-SYNC 신호에 의하여 도 2의 (d)와 같이 블록 어드레스 (N+1)에 존재하는 데이터를 상실하지 않고 메모리에 저장할 수 있게 된다.

그러나 만일 검출되지 않은 D_-SYNC 신호 다음, I_-SYNC 신호 발생 전에 정상적으로 검출된 D_-SYNC 신호가 존재한다면, 즉 검출되지 못한 D_-SYNC 신호를 I_-SYNC 신호로 대체한 다음에 입력 데이터의 바이트를 카운팅하여 한 블록에 해당하는 바이트의 수가 채워지기 전에 D_-SYNC가 검출되었다면 트랙 점프에 해당하는 경우이므로 최근에 검출된 D_-SYNC 신호에 의해서 바이트 카운팅부(130)는 리세트되어 다시 카운팅을 진행하며 블록 어드레스는 변동되지 않고 대체된 I_-SYNC 신호에 의해서 출력되었던 블록 어드레스를 다시 사용하므로 향후 정상적인 동작을 계속한다.

즉, 트랙 점프 발생의 경우 종래의 기술에 의하면 도 3의 (a)와 같이 블록 어드레스의 차이만큼 기억 장치의 사용하지 않는 영역이 커지나, 본 발명에 의하면 도 3의 (b)와 같이 입력 데이터에 블록 어드레스가 포함되지 않으므로 트랙 점프의 경우에도 기억 장치의 어드레스는 순차적으로 증가하게 된다.

둘째로 제어부(180)에 의해서 D_-SYNC 인에이블만 활성화되어 있다면 다음과 같이 동작한다.

내부에서 발생한 I_-SYNC 신호에 의해서는 블록 어드레스가 카운팅 되어지지 않고 블록 어드레스의 카운팅은 오로지 D_-SYNC 신호에 의해서만 실행된다. 따라서 트랙 점프의 경우에 동기 상태 플래그 발생부(170)에서 바이트 클럭 펄스 발생부(120)를 인에블시키는 신호의 활성화 상태를 해제함으로써 바이트 카운팅부(130)와 라이팅 어드레스 카운팅부(140)는 I_-SYNC 신호가 발생한 시점 이후로는 동작을 멈추고 다음의 D_-SYNC 신호에 의해서만 블록 어드레스를 카운팅한다.

셋째로 제어부(180)에 의해서 I_-SYNC 인에이블만 활성화되어 있다면 D_-SYNC 신호에 관계없이 I_-SYNC 신호에 의해서만 블록 어드레스는 카운팅하게 되며, 바이트 카운팅부(130)와 라이팅 어드레스 카운팅부(140)도 I_-SYNC 신호에 의해서만 리세트되어 동작하게 된다.

이상과 같은 동작을 실행함으로써, 동기 신호부의 길이를 확장하지 않고도 종래의 기술과 같이 동기 신호의 오류 검출 확률을 낮추며, 정상적으로 검출되어야 할 동기 신호가 각종의 노이즈에 의해서 검출이 실패한 경우에도 블록의 내부 카운터를 이용하여 데이터를 잃어버리는 현상을 방지하고, 트랙 점프의 경우에도 순차적으로 블록 어드레스가 증가하여 사용되지 않는 기억 장치의 영역을 제거할 수 있게 하였다.

상술한 바와 같이 본 발명에 의하면 노이즈에 의하여 동기 검출 신호(D_-SYNC 신호)를 검출하지 못하는 경우에도 내부의 바이트 단위의 카운팅을 실행하여 내부 동기 신호(I_-SYNC 신호)를 발생시킴으로써, 동기 신호를 검출하지 못하는 경우에도 데이터를 잃어버리지 않고 저장할 수 있을 뿐만 아니라 트랙 점프의 경우에도 순차적으로 블록 어드레스를 증가시켜 사용되지 않는 기억 장치의 영역을 제거할 수 있는 효과가 있다.

Claims (2)

1. 입력 데이터에서 동기 신호가 검출되는 경우, D_-SYNC 신호를 발생시키는 동기 신호 검출부;

   상기 입력 데이터의 한 바이트의 데이터 단위로 바이트 클럭 펄스를 발생시키는 바이트 클럭 펄스 발생부;

   상기 바이트 클럭 펄스를 카운팅하여 한 블록을 구성하는 소정의 바이트 값과 동일한 경우에 I_-SYNC 신호를 발생시키고, SYNC 신호에 의하여 리세트되는 바이트 카운팅부;

   상기 바이트 클럭 펄스를 초기 라이팅 어드레스부터 카운팅하여 라이팅 어드레스 값을 발생시키고, SYNC 신호에 의하여 리세트되는 라이팅 어드레스 카운팅부;

   상기 D_-SYNC 신호와 I_-SYNC 신호를 입력하여 동기 선택 인에이블 신호에 따라서 D_-SYNC 또는 I_-SYNC 신호를 선택하여 SYNC 신호로 출력하는 동기 신호 선택부;

   상기 SYNC 신호를 초기 블록 어드레스부터 카운팅하여 블록 어드레스 값을 발생시키는 블록 어드레스 카운팅부; 및

   상기 동기 선택 인에이블 신호를 시스템 사용 목적에 상응하여 발생시키고, 상기 초기 블록 어드레스 및 상기 초기 라이팅 어드레스를 발생시키는 제어부를 포함함을 특징으로 하는 직렬 입력 데이터의 수신 저장 장치.
2. 제1항에 있어서, 상기 동기 신호 검출부의 D_-SYNC 신호와 상기 바이트 카운팅부의 I_-SYNC 신호 및 상기 선택 인에이블 신호를 입력하여 소정의 모드에서 상기 바이트 클럭 펄스 발생부를 인에블시키는 인에블 신호를 발생시키는 동기 상태 플래그 발생부를 더 포함함을 특징으로 하는 직렬 입력 데이터의 수신 저장 장치.

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