JP2655047B2 - 内符号誤り訂正装置 - Google Patents
内符号誤り訂正装置Info
- Publication number
- JP2655047B2 JP2655047B2 JP5226779A JP22677993A JP2655047B2 JP 2655047 B2 JP2655047 B2 JP 2655047B2 JP 5226779 A JP5226779 A JP 5226779A JP 22677993 A JP22677993 A JP 22677993A JP 2655047 B2 JP2655047 B2 JP 2655047B2
- Authority
- JP
- Japan
- Prior art keywords
- flag
- error
- block address
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は内符号誤り訂正装置に関
し、特に誤り訂正符号が付加されたデータを受けフレー
ム単位で内符号により誤り訂正し、訂正済データ列およ
びエラーフラグをフレーム単位でそれぞれ出力する内符
号誤り訂正装置に関する。
し、特に誤り訂正符号が付加されたデータを受けフレー
ム単位で内符号により誤り訂正し、訂正済データ列およ
びエラーフラグをフレーム単位でそれぞれ出力する内符
号誤り訂正装置に関する。
【０００２】
【従来の技術】従来の内符号誤り訂正装置は、例えば図
５に示すように、入力データＤ１を内符号により誤り訂
正して訂正済データ列Ｄ２およびエラーフラグＦ１を出
力する誤り訂正部１と、エラーフラグＦ１を１フレーム
分蓄積するフラグメモリ２と、訂正済データ列Ｄ２を１
フレーム分蓄積するデータメモリ３と、内符号系列のア
ドレス（ブロックアドレスと称す）を検出するブロック
アドレス検出部４と、フラグメモリ２およびデータメモ
リ３の書込み読出しを制御するメモリ制御部８とを備え
ている。
５に示すように、入力データＤ１を内符号により誤り訂
正して訂正済データ列Ｄ２およびエラーフラグＦ１を出
力する誤り訂正部１と、エラーフラグＦ１を１フレーム
分蓄積するフラグメモリ２と、訂正済データ列Ｄ２を１
フレーム分蓄積するデータメモリ３と、内符号系列のア
ドレス（ブロックアドレスと称す）を検出するブロック
アドレス検出部４と、フラグメモリ２およびデータメモ
リ３の書込み読出しを制御するメモリ制御部８とを備え
ている。
【０００３】ここで、入力データＤ１は記録再生系や伝
送系を通過してきたデータであり、例えば図６（ａ）に
示すように、複数のデータ列がプリアンブルおよびポス
トアンブルによって前後を区切られて１フレームを構成
するデータ群である。また、各フレーム間には無効デー
タ領域が存在している。更に、各データ列は、例えば図
６（ｂ）に示すように、同期信号、ブロックアドレス、
データおよび訂正符号によって構成されている。
送系を通過してきたデータであり、例えば図６（ａ）に
示すように、複数のデータ列がプリアンブルおよびポス
トアンブルによって前後を区切られて１フレームを構成
するデータ群である。また、各フレーム間には無効デー
タ領域が存在している。更に、各データ列は、例えば図
６（ｂ）に示すように、同期信号、ブロックアドレス、
データおよび訂正符号によって構成されている。
【０００４】誤り訂正部１は、フレーム単位で入力する
データＤ１の各データ列毎に内符号による誤り訂正を行
い、訂正済データ列Ｄ２およびエラーフラグＦ１を出力
する。このエラーフラグＦ１は、内符号による誤り訂正
を行ったときのエラー状態を示すフラグであり、例え
ば、エラーなしの場合は「０」、１〜２エラーの場合は
「１」、３〜４エラーの場合は「２」、５以上のエラー
の場合は「３」となるように設定されるフラグである。
データＤ１の各データ列毎に内符号による誤り訂正を行
い、訂正済データ列Ｄ２およびエラーフラグＦ１を出力
する。このエラーフラグＦ１は、内符号による誤り訂正
を行ったときのエラー状態を示すフラグであり、例え
ば、エラーなしの場合は「０」、１〜２エラーの場合は
「１」、３〜４エラーの場合は「２」、５以上のエラー
の場合は「３」となるように設定されるフラグである。
【０００５】ブロックアドレス検出部４は、誤り訂正部
１が出力する訂正済データ列Ｄ２の各データ列に含まれ
ているブロックアドレスを検出し、このブロックアドレ
スと１対１に対応する縦方向の書込みアドレスＷｙを生
成する。一方、メモリ制御部８は、データ列の開始点か
らアドレス値をインクリメントすることにより横方向の
書込みアドレスＷｘを生成する。なお、書込みアドレス
Ｗｘの生成期間中、書込みアドレスＷｙは変化しない。
１が出力する訂正済データ列Ｄ２の各データ列に含まれ
ているブロックアドレスを検出し、このブロックアドレ
スと１対１に対応する縦方向の書込みアドレスＷｙを生
成する。一方、メモリ制御部８は、データ列の開始点か
らアドレス値をインクリメントすることにより横方向の
書込みアドレスＷｘを生成する。なお、書込みアドレス
Ｗｘの生成期間中、書込みアドレスＷｙは変化しない。
【０００６】フラグメモリ２およびデータメモリ３は、
書込みアドレスＷｘ，Ｗｙに応じて１フレーム分のエラ
ーフラグＦ１および訂正済データ列Ｄ２を記憶する。そ
の後、メモリ制御部８が生成する読出しアドレスＲ１に
応じて、記憶したデータをエラーフラグＦ３および訂正
済データ列Ｄ３として出力する。フラグメモリ２は、読
出し終了後にイニシャライズされ、次のフレームのエラ
ーフラグに影響を与えないようにしている。
書込みアドレスＷｘ，Ｗｙに応じて１フレーム分のエラ
ーフラグＦ１および訂正済データ列Ｄ２を記憶する。そ
の後、メモリ制御部８が生成する読出しアドレスＲ１に
応じて、記憶したデータをエラーフラグＦ３および訂正
済データ列Ｄ３として出力する。フラグメモリ２は、読
出し終了後にイニシャライズされ、次のフレームのエラ
ーフラグに影響を与えないようにしている。
【０００７】なお、この内符号誤り訂正装置が出力する
訂正済データ列Ｄ３およびエラーフラグＦ３は、外符号
訂正装置（図示せず）にそれぞれ送出されて、更に外符
号により誤り訂正される。
訂正済データ列Ｄ３およびエラーフラグＦ３は、外符号
訂正装置（図示せず）にそれぞれ送出されて、更に外符
号により誤り訂正される。
【０００８】
【発明が解決しようとする課題】上述した従来の内符号
誤り訂正装置では、入力データが記録再生系や伝送系を
通過してくるときにバーストエラー等が発生し、例え
ば、データ列の同期信号直後のブロックアドレス部分に
バーストエラーやランダムエラーが発生した場合には、
検出されるブロックアドレスが本来のブロックアドレス
とは異なって検出されることがある。このため、１フレ
ーム中のデータ列で同じブロックアドレスが複数検出さ
れることがあり、フラグメモリおよびデータメモリ上の
同じアドレスに複数のエラーフラグおよび訂正済データ
列が書込まれる。従って、最後に書込まれたエラーフラ
グおよび訂正済データ列が読出されて外符号訂正装置へ
送出されることになるが、しかし、この最後に書込まれ
たエラーフラグおよび訂正済データ列が本来の訂正済デ
ータ列であるとは言い切れず、外符号訂正装置において
正しい誤り訂正を行うことができないという問題点があ
る。
誤り訂正装置では、入力データが記録再生系や伝送系を
通過してくるときにバーストエラー等が発生し、例え
ば、データ列の同期信号直後のブロックアドレス部分に
バーストエラーやランダムエラーが発生した場合には、
検出されるブロックアドレスが本来のブロックアドレス
とは異なって検出されることがある。このため、１フレ
ーム中のデータ列で同じブロックアドレスが複数検出さ
れることがあり、フラグメモリおよびデータメモリ上の
同じアドレスに複数のエラーフラグおよび訂正済データ
列が書込まれる。従って、最後に書込まれたエラーフラ
グおよび訂正済データ列が読出されて外符号訂正装置へ
送出されることになるが、しかし、この最後に書込まれ
たエラーフラグおよび訂正済データ列が本来の訂正済デ
ータ列であるとは言い切れず、外符号訂正装置において
正しい誤り訂正を行うことができないという問題点があ
る。
【０００９】このような問題点を解決するために、１フ
レームのデータ列から検出するブロックアドレスが連続
的に変化する場合には、ブロックアドレスの連続性を利
用したブロックアドレス異常検知機能をブロックアドレ
ス検出部に設け、検出したブロックアドレスの連続性に
異常があるときにはメモリへの書込みを禁止する手段が
考えられている。しかし、１フレーム分のデータ列が複
数のチャンネルに分割されて処理される場合において
は、複数チャンネルからのデータ列を統合するときにブ
ロックアドレスが連続的になるように統合できないこと
がある。このような場合は、チャンネル別にブロックア
ドレスの異常検知を行う必要があるために回路構成が複
雑化する。また、ブロックアドレスが非連続である場合
には、ブロックアドレスの異常検知は不可能であるとい
う問題点がある。
レームのデータ列から検出するブロックアドレスが連続
的に変化する場合には、ブロックアドレスの連続性を利
用したブロックアドレス異常検知機能をブロックアドレ
ス検出部に設け、検出したブロックアドレスの連続性に
異常があるときにはメモリへの書込みを禁止する手段が
考えられている。しかし、１フレーム分のデータ列が複
数のチャンネルに分割されて処理される場合において
は、複数チャンネルからのデータ列を統合するときにブ
ロックアドレスが連続的になるように統合できないこと
がある。このような場合は、チャンネル別にブロックア
ドレスの異常検知を行う必要があるために回路構成が複
雑化する。また、ブロックアドレスが非連続である場合
には、ブロックアドレスの異常検知は不可能であるとい
う問題点がある。
【００１０】本発明の目的は、バーストエラー等により
１フレーム中のデータ列において同じブロックアドレス
が複数検出されても、また、ブロックアドレスの順序が
不規則であっても、最も信頼できるデータ列のエラーフ
ラグおよび訂正済データ列を簡単な構成により出力でき
る内符号誤り訂正装置を提供することにある。
１フレーム中のデータ列において同じブロックアドレス
が複数検出されても、また、ブロックアドレスの順序が
不規則であっても、最も信頼できるデータ列のエラーフ
ラグおよび訂正済データ列を簡単な構成により出力でき
る内符号誤り訂正装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の内符号誤り訂正
装置は、ブロックアドレスおよび内符号が付加された複
数のデータ列で構成される１フレーム単位の入力データ
に対し誤り訂正を行う内符号誤り訂正装置において、前
記入力データのデータ列毎に前記内符号により誤り訂正
して訂正済データ列およびエラー数を示すエラーフラグ
をそれぞれ出力する誤り訂正手段と、前記訂正済データ
列を少なくとも１フレーム分記憶できるデータメモリ
と、前記誤り訂正手段が出力するエラーフラグを少なく
とも１フレーム分記憶できるフラグメモリと、前記訂正
済データ列に含まれている前記ブロックアドレスを検出
するブロックアドレス検出手段と、書込み制御信号およ
び前記ブロックアドレス検出手段が検出した前記ブロッ
クアドレスに基づき前記データメモリおよび前記フラグ
メモリをそれぞれ制御するメモリ制御手段と、前記誤り
訂正手段が出力するエラーフラグと前記ブロックアドレ
スに対応して前記フラグメモリから読出されるエラーフ
ラグとを比較して前記書込み制御信号を生成するフラグ
比較手段とを備える。ここで、前記メモリ制御手段は、
初期時および前記フラグメモリに書込んだ１フレーム分
の前記エラーフラグを読出した後に最大エラー数を示す
エラーフラグ値で前記フラグメモリを初期化し、また、
前記フラグ比較手段は、前記誤り訂正手段が出力するエ
ラーフラグの示すエラー数が前記フラグメモリから読出
されるエラーフラグの示すエラー数よりも大きいとき
に、書込みを禁止する前記書込み制御信号を生成するよ
うに構成してもよい。
装置は、ブロックアドレスおよび内符号が付加された複
数のデータ列で構成される１フレーム単位の入力データ
に対し誤り訂正を行う内符号誤り訂正装置において、前
記入力データのデータ列毎に前記内符号により誤り訂正
して訂正済データ列およびエラー数を示すエラーフラグ
をそれぞれ出力する誤り訂正手段と、前記訂正済データ
列を少なくとも１フレーム分記憶できるデータメモリ
と、前記誤り訂正手段が出力するエラーフラグを少なく
とも１フレーム分記憶できるフラグメモリと、前記訂正
済データ列に含まれている前記ブロックアドレスを検出
するブロックアドレス検出手段と、書込み制御信号およ
び前記ブロックアドレス検出手段が検出した前記ブロッ
クアドレスに基づき前記データメモリおよび前記フラグ
メモリをそれぞれ制御するメモリ制御手段と、前記誤り
訂正手段が出力するエラーフラグと前記ブロックアドレ
スに対応して前記フラグメモリから読出されるエラーフ
ラグとを比較して前記書込み制御信号を生成するフラグ
比較手段とを備える。ここで、前記メモリ制御手段は、
初期時および前記フラグメモリに書込んだ１フレーム分
の前記エラーフラグを読出した後に最大エラー数を示す
エラーフラグ値で前記フラグメモリを初期化し、また、
前記フラグ比較手段は、前記誤り訂正手段が出力するエ
ラーフラグの示すエラー数が前記フラグメモリから読出
されるエラーフラグの示すエラー数よりも大きいとき
に、書込みを禁止する前記書込み制御信号を生成するよ
うに構成してもよい。
【００１２】また、本発明の内符号誤り訂正装置は、ブ
ロックアドレスおよび内符号が付加された複数のデータ
列で構成される１フレーム単位の入力データに対し誤り
訂正を行う内符号誤り訂正装置において、前記入力デー
タのデータ列毎に前記内符号により誤り訂正して訂正済
データ列およびエラー数を示すエラーフラグをそれぞれ
出力する誤り訂正手段と、前記訂正済データ列を少なく
とも１フレーム分記憶できるデータメモリと、前記誤り
訂正手段が出力するエラーフラグを少なくとも１フレー
ム分記憶できるフラグメモリと、前記訂正済データ列に
含まれている前記ブロックアドレスを検出するブロック
アドレス検出手段と、書込み制御信号および前記ブロッ
クアドレス検出手段が検出したブロックアドレスに基づ
き前記データメモリ並びに前記フラグメモリをそれぞれ
制御するメモリ制御手段と、前記ブロックアドレス検出
手段により検出されたブロックアドレスが各フレーム間
に存在する無効データ領域において発生し易い予め設定
された特定アドレスであることを検知したときに、書込
みを禁止する前記書込み制御信号を生成するブロックア
ドレス監視手段とを備える。
ロックアドレスおよび内符号が付加された複数のデータ
列で構成される１フレーム単位の入力データに対し誤り
訂正を行う内符号誤り訂正装置において、前記入力デー
タのデータ列毎に前記内符号により誤り訂正して訂正済
データ列およびエラー数を示すエラーフラグをそれぞれ
出力する誤り訂正手段と、前記訂正済データ列を少なく
とも１フレーム分記憶できるデータメモリと、前記誤り
訂正手段が出力するエラーフラグを少なくとも１フレー
ム分記憶できるフラグメモリと、前記訂正済データ列に
含まれている前記ブロックアドレスを検出するブロック
アドレス検出手段と、書込み制御信号および前記ブロッ
クアドレス検出手段が検出したブロックアドレスに基づ
き前記データメモリ並びに前記フラグメモリをそれぞれ
制御するメモリ制御手段と、前記ブロックアドレス検出
手段により検出されたブロックアドレスが各フレーム間
に存在する無効データ領域において発生し易い予め設定
された特定アドレスであることを検知したときに、書込
みを禁止する前記書込み制御信号を生成するブロックア
ドレス監視手段とを備える。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例を示すブロック図
であり、図６に示した従来例と同一構成要素には同一符
号を付してある。ここで、従来例と相違するところは、
フラグ比較部６を設けていることである。
であり、図６に示した従来例と同一構成要素には同一符
号を付してある。ここで、従来例と相違するところは、
フラグ比較部６を設けていることである。
【００１５】誤り訂正部１は、入力データＤ１の１フレ
ーム分の各データ列毎に内符号による誤り訂正を行い、
訂正済データ列Ｄ２およびエラーフラグＦ１を出力す
る。ここで、入力データＤ１の１フレームは、図６に示
したように構成されている。また、エラーフラグＦ１
は、誤り訂正を行ったときのデータ列に存在するエラー
数を示すフラグである。ブロックアドレス検出部４は、
誤り訂正部１が出力する訂正済データ列Ｄ２の各データ
列に含まれているブロックアドレスを検出し、このブロ
ックアドレスと１対１に対応する縦方向の書込みアドレ
スＷｙを生成する。
ーム分の各データ列毎に内符号による誤り訂正を行い、
訂正済データ列Ｄ２およびエラーフラグＦ１を出力す
る。ここで、入力データＤ１の１フレームは、図６に示
したように構成されている。また、エラーフラグＦ１
は、誤り訂正を行ったときのデータ列に存在するエラー
数を示すフラグである。ブロックアドレス検出部４は、
誤り訂正部１が出力する訂正済データ列Ｄ２の各データ
列に含まれているブロックアドレスを検出し、このブロ
ックアドレスと１対１に対応する縦方向の書込みアドレ
スＷｙを生成する。
【００１６】メモリ制御部５は、ブロックアドレス検出
部４が出力する書込みアドレスＷｙを受けて、フラグメ
モリ２に既に書込まれているエラーフラグＦ２を読出し
た後、フラグ比較部６が出力する書込み制御信号Ｃ１に
応じて、誤り訂正部１が出力するエラーフラグＦ１およ
び訂正済データ列Ｄ２をフラグメモリ２およびデータメ
モリ３にそれぞれ書込む。また、フラグメモリ２および
データメモリ３に１フレーム分を記憶させた後、読出し
アドレスＲ１を生成して１フレーム分を読出す。なお、
フラグメモリ２に対しては、初期時および１フレーム分
のエラーフラグの読出し終了後、最大のエラー数を示す
エラーフラグ値でイニシャライズする。
部４が出力する書込みアドレスＷｙを受けて、フラグメ
モリ２に既に書込まれているエラーフラグＦ２を読出し
た後、フラグ比較部６が出力する書込み制御信号Ｃ１に
応じて、誤り訂正部１が出力するエラーフラグＦ１およ
び訂正済データ列Ｄ２をフラグメモリ２およびデータメ
モリ３にそれぞれ書込む。また、フラグメモリ２および
データメモリ３に１フレーム分を記憶させた後、読出し
アドレスＲ１を生成して１フレーム分を読出す。なお、
フラグメモリ２に対しては、初期時および１フレーム分
のエラーフラグの読出し終了後、最大のエラー数を示す
エラーフラグ値でイニシャライズする。
【００１７】フラグメモリ２およびデータメモリ３は、
メモリ制御部５により制御されてエラーフラグＦ１およ
び訂正済データ列Ｄ２を書込み、その後エラーフラグＦ
３および訂正済データＤ３として読出す。
メモリ制御部５により制御されてエラーフラグＦ１およ
び訂正済データ列Ｄ２を書込み、その後エラーフラグＦ
３および訂正済データＤ３として読出す。
【００１８】さて、フラグ比較部６は、図２に示すよう
に、比較回路６１と条件判断回路６２とを有し、入力デ
ータ列のエラーフラグＦ１とフラグメモリ２から読出さ
れるエラーフラグＦ２とを比較して書込み制御信号Ｃ１
を生成し、メモリ制御部５へ出力する。ここで、エラー
フラグＦ２は、入力データ列から検出したブロックアド
レスに対応するフラグメモリ２上に既に書込まれている
エラーフラグである。また、エラーフラグは、誤り訂正
を行ったときのエラー数、例えば、エラーなしの場合は
「０」、１〜２エラーの場合は「１」、３〜４エラーの
場合は「２」、５以上のエラーの場合は「３」となるよ
うに設定されるフラグである。
に、比較回路６１と条件判断回路６２とを有し、入力デ
ータ列のエラーフラグＦ１とフラグメモリ２から読出さ
れるエラーフラグＦ２とを比較して書込み制御信号Ｃ１
を生成し、メモリ制御部５へ出力する。ここで、エラー
フラグＦ２は、入力データ列から検出したブロックアド
レスに対応するフラグメモリ２上に既に書込まれている
エラーフラグである。また、エラーフラグは、誤り訂正
を行ったときのエラー数、例えば、エラーなしの場合は
「０」、１〜２エラーの場合は「１」、３〜４エラーの
場合は「２」、５以上のエラーの場合は「３」となるよ
うに設定されるフラグである。
【００１９】ここで、バーストエラーにより１フレーム
中に同じブロックアドレスが複数回検出される場合につ
いての動作を説明する。
中に同じブロックアドレスが複数回検出される場合につ
いての動作を説明する。
【００２０】例えば、第１回目のエラーフラグＦ１が
「１」であったとする。ところで、フラグメモリ２は１
フレーム分の読出し終了後、エラー数が最大のときのエ
ラーフラグ値、すなわち「３」でイニシャライズされて
いるので、フラグメモリ２から読出されるエラーフラグ
Ｆ２は「３」である。従って、フラグ比較部６は、エラ
ーフラグＦ１とＦ２とを比較した結果、Ｆ１＝「１」＜
Ｆ２＝「３」であるので、入力データ列（エラーフラグ
Ｆ１）の方が既に書込まれたデータ列（エラーフラグＦ
２）よりも信頼性が高いと判断し、書込みを許可する書
込み制御信号Ｃ１を出力する。この場合、書込み制御信
号Ｃ１を受けたメモリ制御部５は、フラグメモリ２に
「１」（エラーフラグＦ１）を書込む。
「１」であったとする。ところで、フラグメモリ２は１
フレーム分の読出し終了後、エラー数が最大のときのエ
ラーフラグ値、すなわち「３」でイニシャライズされて
いるので、フラグメモリ２から読出されるエラーフラグ
Ｆ２は「３」である。従って、フラグ比較部６は、エラ
ーフラグＦ１とＦ２とを比較した結果、Ｆ１＝「１」＜
Ｆ２＝「３」であるので、入力データ列（エラーフラグ
Ｆ１）の方が既に書込まれたデータ列（エラーフラグＦ
２）よりも信頼性が高いと判断し、書込みを許可する書
込み制御信号Ｃ１を出力する。この場合、書込み制御信
号Ｃ１を受けたメモリ制御部５は、フラグメモリ２に
「１」（エラーフラグＦ１）を書込む。
【００２１】同じブロックアドレスの第２回目のエラー
フラグＦ１が「２」であったとすると、フラグメモリ２
から読出されるエラーフラグＦ２は「１」である。フラ
グ比較部６は、エラーフラグを比較してＦ１＝「２」＞
Ｆ２＝「１」であるので、入力データ列の方が既に書込
まれたデータ列よりも信頼性が低いと判断し、書込みを
禁止する書込み制御信号Ｃ１を出力する。この場合、書
込み制御信号Ｃ１を受けたメモリ制御部５は、フラグメ
モリ２およびデータメモリ３への書込みを禁止する。
フラグＦ１が「２」であったとすると、フラグメモリ２
から読出されるエラーフラグＦ２は「１」である。フラ
グ比較部６は、エラーフラグを比較してＦ１＝「２」＞
Ｆ２＝「１」であるので、入力データ列の方が既に書込
まれたデータ列よりも信頼性が低いと判断し、書込みを
禁止する書込み制御信号Ｃ１を出力する。この場合、書
込み制御信号Ｃ１を受けたメモリ制御部５は、フラグメ
モリ２およびデータメモリ３への書込みを禁止する。
【００２２】このように、入力データ列のエラーフラグ
と既に書込まれた同じブロックアドレスのエラーフラグ
とを比較し、入力データ列の信頼性が高いと判断したと
きにフラグメモリおよびデータメモリの書込みを行うこ
とにより、１フレーム中に同じブロックアドレスが複数
回検出された場合でも、最も信頼性の高いデータ列のエ
ラーフラグおよび訂正済データ列を取り出すことができ
る。
と既に書込まれた同じブロックアドレスのエラーフラグ
とを比較し、入力データ列の信頼性が高いと判断したと
きにフラグメモリおよびデータメモリの書込みを行うこ
とにより、１フレーム中に同じブロックアドレスが複数
回検出された場合でも、最も信頼性の高いデータ列のエ
ラーフラグおよび訂正済データ列を取り出すことができ
る。
【００２３】図３は本発明の他の実施例を示すブロック
図である。
図である。
【００２４】図１に示した実施例と同一構成要素には同
一符号を付してあり、また、図１に示したフラグ比較部
６の代りにブロックアドレス監視部７を設けている。
一符号を付してあり、また、図１に示したフラグ比較部
６の代りにブロックアドレス監視部７を設けている。
【００２５】このブロックアドレス監視部７は、図４に
示すように、特定アドレス検出回路７１とフラグ設定回
路７２とを有し、ブロックアドレス検出部４が検出した
ブロックアドレスＡｂが予め設定された特定のアドレス
値を示したときに、書込みを禁止する書込み制御信号Ｃ
１を出力して装置の誤動作を防止する機能を有してい
る。
示すように、特定アドレス検出回路７１とフラグ設定回
路７２とを有し、ブロックアドレス検出部４が検出した
ブロックアドレスＡｂが予め設定された特定のアドレス
値を示したときに、書込みを禁止する書込み制御信号Ｃ
１を出力して装置の誤動作を防止する機能を有してい
る。
【００２６】すなわち、図６（ａ）に示すように、入力
データの各フレーム間には無効データ領域が存在するの
で、例えば、ブロックアドレス検出部４がブロックアド
レスの検出タイミングで無効データ領域を検索して「０
０」を検出し、更に、データ列のブロックアドレスから
「００」を検出したときは、本来のデータ列のブロック
アドレスと無効データ領域から検出した「００」との区
別がつかなくなり、信頼できるエラーフラグおよび訂正
済データ列を出力することができなくなる。このような
不具合を解決するために、無効データ領域において発生
し易い特定のブロックアドレスを監視するブロックアド
レス監視部７を設けている。
データの各フレーム間には無効データ領域が存在するの
で、例えば、ブロックアドレス検出部４がブロックアド
レスの検出タイミングで無効データ領域を検索して「０
０」を検出し、更に、データ列のブロックアドレスから
「００」を検出したときは、本来のデータ列のブロック
アドレスと無効データ領域から検出した「００」との区
別がつかなくなり、信頼できるエラーフラグおよび訂正
済データ列を出力することができなくなる。このような
不具合を解決するために、無効データ領域において発生
し易い特定のブロックアドレスを監視するブロックアド
レス監視部７を設けている。
【００２７】さて、図４において、特定アドレス検出回
路７１は、ブロックアドレス検出部４が検出したブロッ
クアドレスＡｂが特定のアドレス値Ａ〜Ｚであるか否か
を検知するデコーダ７１ａ〜７１ｚを有し、ブロックア
ドレスＡｂが特定のアドレス値Ａ〜Ｚであったときは検
知信号Ｓａ〜Ｓｚをそれぞれ出力する。
路７１は、ブロックアドレス検出部４が検出したブロッ
クアドレスＡｂが特定のアドレス値Ａ〜Ｚであるか否か
を検知するデコーダ７１ａ〜７１ｚを有し、ブロックア
ドレスＡｂが特定のアドレス値Ａ〜Ｚであったときは検
知信号Ｓａ〜Ｓｚをそれぞれ出力する。
【００２８】フラグ設定回路７２は、検知信号Ｓａ〜Ｓ
ｚにそれぞれ対応するフラグテーブルを有し、検知信号
Ｓａ〜ＳｚおよびエラーフラグＦ１を受けてフラグテー
ブルにフラグを立て、書込み禁止を示す書込み制御信号
Ｃ１をメモリ制御部５へ出力する。
ｚにそれぞれ対応するフラグテーブルを有し、検知信号
Ｓａ〜ＳｚおよびエラーフラグＦ１を受けてフラグテー
ブルにフラグを立て、書込み禁止を示す書込み制御信号
Ｃ１をメモリ制御部５へ出力する。
【００２９】ここで、フラグを立てる条件は、入力デー
タ列の信頼度が所定値以上に高い状態、すなわち、入力
データ列のエラー数が所定値以下であることを示すエラ
ーフラグＦ１を受け、且つ検知信号Ｓａ〜Ｓｚを受けた
ときである。また、フラグを立てるタイミングは、入力
データ列のエラーフラグＦ１および訂正済データ列Ｄ２
をフラグメモリ２およびデータメモリ３へそれぞれの書
込んだ後である。また、一度立てたフラグは次のフレー
ムまで保持される。
タ列の信頼度が所定値以上に高い状態、すなわち、入力
データ列のエラー数が所定値以下であることを示すエラ
ーフラグＦ１を受け、且つ検知信号Ｓａ〜Ｓｚを受けた
ときである。また、フラグを立てるタイミングは、入力
データ列のエラーフラグＦ１および訂正済データ列Ｄ２
をフラグメモリ２およびデータメモリ３へそれぞれの書
込んだ後である。また、一度立てたフラグは次のフレー
ムまで保持される。
【００３０】このようにすることにより、バーストエラ
ーにより１フレーム中に特定のブロックアドレスが複数
回検出される場合、ブロックアドレスの順序に関係な
く、信頼できるエラーフラグおよび訂正済データ列を出
力することができる。
ーにより１フレーム中に特定のブロックアドレスが複数
回検出される場合、ブロックアドレスの順序に関係な
く、信頼できるエラーフラグおよび訂正済データ列を出
力することができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、フ
レーム単位で内符号により誤り訂正し、訂正済データ列
およびエラーフラグをフレーム単位でそれぞれ記憶して
出力する内符号誤り訂正装置において、入力データ列の
エラーフラグと既に書込まれた同じブロックアドレスの
エラーフラグとを比較し入力データ列の信頼性を判断し
て、フラグメモリおよびデータメモリの書込みを制御す
ることにより、１フレーム中に同じブロックアドレスが
複数回検出された場合でも、ブロックアドレスの順序が
不規則であっても、最も信頼性の高いデータ列のエラー
フラグおよび訂正済データ列を簡単な構成により取り出
すことができる。
レーム単位で内符号により誤り訂正し、訂正済データ列
およびエラーフラグをフレーム単位でそれぞれ記憶して
出力する内符号誤り訂正装置において、入力データ列の
エラーフラグと既に書込まれた同じブロックアドレスの
エラーフラグとを比較し入力データ列の信頼性を判断し
て、フラグメモリおよびデータメモリの書込みを制御す
ることにより、１フレーム中に同じブロックアドレスが
複数回検出された場合でも、ブロックアドレスの順序が
不規則であっても、最も信頼性の高いデータ列のエラー
フラグおよび訂正済データ列を簡単な構成により取り出
すことができる。
【００３２】また、無効データ領域において発生し易い
特定のブロックアドレスを予め設定しておき、この特定
のブロックアドレスを検出したとき、入力データ列の信
頼度が所定以上に高い状態の場合には、エラーフラグお
よび訂正済データ列をフラグメモリおよびデータメモリ
に一度書込んだ後は、その後のメモリへの書込みを禁止
することにより、バーストエラーにより１フレーム中に
特定のブロックアドレスが複数回検出されても、ブロッ
クアドレスの順序に関係なく、信頼できるエラーフラグ
および訂正済データ列を簡単な構成により出力すること
ができる。
特定のブロックアドレスを予め設定しておき、この特定
のブロックアドレスを検出したとき、入力データ列の信
頼度が所定以上に高い状態の場合には、エラーフラグお
よび訂正済データ列をフラグメモリおよびデータメモリ
に一度書込んだ後は、その後のメモリへの書込みを禁止
することにより、バーストエラーにより１フレーム中に
特定のブロックアドレスが複数回検出されても、ブロッ
クアドレスの順序に関係なく、信頼できるエラーフラグ
および訂正済データ列を簡単な構成により出力すること
ができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示したフラグ比較部６の一例を示すブロ
ック図である。
ック図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】図３に示したブロックアドレス監視部７の一例
を示すブロック図である。
を示すブロック図である。
【図５】従来の内符号誤り訂正装置の一例を示すブロッ
ク図である。
ク図である。
【図６】図１，３，５に示した入力データＤ１の一構成
例を示す図であり、（ａ）は１フレームの構成を示し、
（ｂ）は１データ列の構成を示している。
例を示す図であり、（ａ）は１フレームの構成を示し、
（ｂ）は１データ列の構成を示している。
１ 誤り訂正部 ２ フラグメモリ ３ データメモリ ４ ブロックアドレス検出部 ５ メモリ制御部 ６ フラグ比較部 ７ ブロックアドレス監視部 ７１ 特定アドレス検出回路 ７２ フラグ設定回路 Ｃ１ 書込み制御信号 Ｄ１ 入力データ Ｄ２，Ｄ３ 訂正済データ列 Ｆ１，Ｆ２，Ｆ３ エラーフラグ
Claims (2)
- 【請求項１】 ブロックアドレスおよび内符号が付加さ
れた複数のデータ列で構成される１フレーム単位の入力
データに対し誤り訂正を行う内符号誤り訂正装置におい
て、前記入力データのデータ列毎に前記内符号により誤
り訂正して訂正済データ列およびエラー数を示すエラー
フラグをそれぞれ出力する誤り訂正手段と、前記訂正済
データ列を少なくとも１フレーム分記憶できるデータメ
モリと、前記誤り訂正手段が出力するエラーフラグを少
なくとも１フレーム分記憶できるフラグメモリと、前記
訂正済データ列に含まれている前記ブロックアドレスを
検出するブロックアドレス検出手段と、書込み制御信号
および前記ブロックアドレス検出手段が検出した前記ブ
ロックアドレスに基づき前記データメモリおよび前記フ
ラグメモリをそれぞれ制御するメモリ制御手段と、前記
誤り訂正手段から出力されるエラーフラグと前記ブロッ
クアドレスに対応して前記フラグメモリから読出される
エラーフラグとを比較して前記書込み制御信号を生成す
るフラグ比較手段とを備え、前記メモリ制御手段は、初
期時および前記フラグメモリに書込んだ１フレーム分の
エラーフラグを読出した後に最大エラー数を示すエラー
フラグ値で前記フラグメモリを初期化し、また、前記フ
ラグ比較手段は、前記誤り訂正手段から出力されるエラ
ーフラグの示すエラー数が前記フラグメモリから読出さ
れる前記エラーフラグの示すエラー数よりも大きいとき
に、書込みを禁止する前記書込み制御信号を生成するこ
とを特徴とする内符号誤り訂正装置。 - 【請求項２】 ブロックアドレスおよび内符号が付加さ
れた複数のデータ列で構成される１フレーム単位の入力
データに対し誤り訂正を行う内符号誤り訂正装置におい
て、前記入力データのデータ列毎に前記内符号により誤
り訂正して訂正済データ列およびエラー数を示すエラー
フラグをそれぞれ出力する誤り訂正手段と、前記訂正済
データ列を少なくとも１フレーム分記憶できるデータメ
モリと、前記誤り訂正手段が出力するエラーフラグを少
なくとも１フレーム分記憶できるフラグメモリと、前記
訂正済データ列に含まれている前記ブロックアドレスを
検出するブロックアドレス検出手段と、書込み制御信号
および前記ブロックアドレス検出手段が検出したブロッ
クアドレスに基づき前記データメモリ並びに前記フラグ
メモリをそれぞれ制御するメモリ制御手段と、前記ブロ
ックアドレス検出手段により検出されたブロックアドレ
スが各フレーム間に存在する無効データ領域において発
生し易い予め設定された特定アドレスであることを検知
したときに、書込みを禁止する前記書込み制御信号を生
成するブロックアドレス監視手段とを備えることを特徴
とする内符号誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226779A JP2655047B2 (ja) | 1993-09-13 | 1993-09-13 | 内符号誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226779A JP2655047B2 (ja) | 1993-09-13 | 1993-09-13 | 内符号誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786962A JPH0786962A (ja) | 1995-03-31 |
| JP2655047B2 true JP2655047B2 (ja) | 1997-09-17 |
Family
ID=16850483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5226779A Expired - Fee Related JP2655047B2 (ja) | 1993-09-13 | 1993-09-13 | 内符号誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655047B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856209A (ja) * | 1981-09-30 | 1983-04-02 | Hitachi Ltd | 誤り検出訂正処理装置 |
| JP2664267B2 (ja) * | 1990-04-20 | 1997-10-15 | 株式会社日立製作所 | 符号誤り訂正装置 |
-
1993
- 1993-09-13 JP JP5226779A patent/JP2655047B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786962A (ja) | 1995-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06318936A (ja) | 同期データ検出装置及び方法 | |
| US5757825A (en) | Digital signal processing for controlling error correction based on the state of the control bit | |
| US5021897A (en) | Memory system for recording and reproducing block unit data | |
| KR100494252B1 (ko) | 정보 재생 장치 | |
| JP2655047B2 (ja) | 内符号誤り訂正装置 | |
| US5917559A (en) | Digital video data decoding apparatus and control method therefor | |
| US5781564A (en) | Method and apparatus for detecting and concealing data errors in stored digital data | |
| JPS61190755A (ja) | アドレス回路 | |
| US6774826B2 (en) | Synchronization code recovery circuit and method | |
| US6690630B1 (en) | Compact disc decoder and method for correcting address errors in header data based on an input error flag | |
| US5473443A (en) | Video memory | |
| JP3116968B2 (ja) | ディジタル映像信号処理装置 | |
| JPS60101766A (ja) | アドレス検出方式 | |
| JP3402581B2 (ja) | データ復元装置 | |
| US6163423A (en) | Synchronizing signal detector for magnetic recording/reproducing apparatus and synchronizing signal detecting method thereof | |
| JPH1186465A (ja) | 信号処理装置 | |
| JP2752929B2 (ja) | プログラム暴走検出装置および暴走検出方法 | |
| JP2982320B2 (ja) | 同期信号抽出回路 | |
| KR100224644B1 (ko) | 직렬 입력 데이터의 수신 저장 장치 | |
| KR100217368B1 (ko) | 콤팩트디스크-롬 드라이브의 에러플래그 발생회로 및 방법 | |
| JPH0778413A (ja) | データ再生装置 | |
| JPH0612273A (ja) | データメモリ監視方式 | |
| JP2982348B2 (ja) | 同期信号抽出回路 | |
| KR19990065559A (ko) | 서브코드 데이터 신호 처리장치 | |
| JPH08221331A (ja) | メモリスリップ検出回路およびメモリスリップ検出方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970415 |
|
| LAPS | Cancellation because of no payment of annual fees |