JP2655047B2 - 内符号誤り訂正装置 - Google Patents

内符号誤り訂正装置

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JP2655047B2 JP5226779A JP22677993A JP2655047B2 JP 2655047 B2 JP2655047 B2 JP 2655047B2 JP 5226779 A JP5226779 A JP 5226779A JP 22677993 A JP22677993 A JP 22677993A JP 2655047 B2 JP2655047 B2 JP 2655047B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は内符号誤り訂正装置に関
し、特に誤り訂正符号が付加されたデータを受けフレー
ム単位で内符号により誤り訂正し、訂正済データ列およ
びエラーフラグをフレーム単位でそれぞれ出力する内符
号誤り訂正装置に関する。
【0002】
【従来の技術】従来の内符号誤り訂正装置は、例えば図
5に示すように、入力データD1を内符号により誤り訂
正して訂正済データ列D2およびエラーフラグF1を出
力する誤り訂正部1と、エラーフラグF1を1フレーム
分蓄積するフラグメモリ2と、訂正済データ列D2を1
フレーム分蓄積するデータメモリ3と、内符号系列のア
ドレス(ブロックアドレスと称す)を検出するブロック
アドレス検出部4と、フラグメモリ2およびデータメモ
リ3の書込み読出しを制御するメモリ制御部8とを備え
ている。
【0003】ここで、入力データD1は記録再生系や伝
送系を通過してきたデータであり、例えば図6(a)に
示すように、複数のデータ列がプリアンブルおよびポス
トアンブルによって前後を区切られて1フレームを構成
するデータ群である。また、各フレーム間には無効デー
タ領域が存在している。更に、各データ列は、例えば図
6(b)に示すように、同期信号、ブロックアドレス、
データおよび訂正符号によって構成されている。
【0004】誤り訂正部1は、フレーム単位で入力する
データD1の各データ列毎に内符号による誤り訂正を行
い、訂正済データ列D2およびエラーフラグF1を出力
する。このエラーフラグF1は、内符号による誤り訂正
を行ったときのエラー状態を示すフラグであり、例え
ば、エラーなしの場合は「0」、1〜2エラーの場合は
「1」、3〜4エラーの場合は「2」、5以上のエラー
の場合は「3」となるように設定されるフラグである。
【0005】ブロックアドレス検出部4は、誤り訂正部
1が出力する訂正済データ列D2の各データ列に含まれ
ているブロックアドレスを検出し、このブロックアドレ
スと1対1に対応する縦方向の書込みアドレスWyを生
成する。一方、メモリ制御部8は、データ列の開始点か
らアドレス値をインクリメントすることにより横方向の
書込みアドレスWxを生成する。なお、書込みアドレス
Wxの生成期間中、書込みアドレスWyは変化しない。
【0006】フラグメモリ2およびデータメモリ3は、
書込みアドレスWx,Wyに応じて1フレーム分のエラ
ーフラグF1および訂正済データ列D2を記憶する。そ
の後、メモリ制御部8が生成する読出しアドレスR1に
応じて、記憶したデータをエラーフラグF3および訂正
済データ列D3として出力する。フラグメモリ2は、読
出し終了後にイニシャライズされ、次のフレームのエラ
ーフラグに影響を与えないようにしている。
【0007】なお、この内符号誤り訂正装置が出力する
訂正済データ列D3およびエラーフラグF3は、外符号
訂正装置(図示せず)にそれぞれ送出されて、更に外符
号により誤り訂正される。
【0008】
【発明が解決しようとする課題】上述した従来の内符号
誤り訂正装置では、入力データが記録再生系や伝送系を
通過してくるときにバーストエラー等が発生し、例え
ば、データ列の同期信号直後のブロックアドレス部分に
バーストエラーやランダムエラーが発生した場合には、
検出されるブロックアドレスが本来のブロックアドレス
とは異なって検出されることがある。このため、1フレ
ーム中のデータ列で同じブロックアドレスが複数検出さ
れることがあり、フラグメモリおよびデータメモリ上の
同じアドレスに複数のエラーフラグおよび訂正済データ
列が書込まれる。従って、最後に書込まれたエラーフラ
グおよび訂正済データ列が読出されて外符号訂正装置へ
送出されることになるが、しかし、この最後に書込まれ
たエラーフラグおよび訂正済データ列が本来の訂正済デ
ータ列であるとは言い切れず、外符号訂正装置において
正しい誤り訂正を行うことができないという問題点があ
る。
【0009】このような問題点を解決するために、1フ
レームのデータ列から検出するブロックアドレスが連続
的に変化する場合には、ブロックアドレスの連続性を利
用したブロックアドレス異常検知機能をブロックアドレ
ス検出部に設け、検出したブロックアドレスの連続性に
異常があるときにはメモリへの書込みを禁止する手段が
考えられている。しかし、1フレーム分のデータ列が複
数のチャンネルに分割されて処理される場合において
は、複数チャンネルからのデータ列を統合するときにブ
ロックアドレスが連続的になるように統合できないこと
がある。このような場合は、チャンネル別にブロックア
ドレスの異常検知を行う必要があるために回路構成が複
雑化する。また、ブロックアドレスが非連続である場合
には、ブロックアドレスの異常検知は不可能であるとい
う問題点がある。
【0010】本発明の目的は、バーストエラー等により
1フレーム中のデータ列において同じブロックアドレス
が複数検出されても、また、ブロックアドレスの順序が
不規則であっても、最も信頼できるデータ列のエラーフ
ラグおよび訂正済データ列を簡単な構成により出力でき
る内符号誤り訂正装置を提供することにある。
【0011】
【課題を解決するための手段】本発明の内符号誤り訂正
装置は、ブロックアドレスおよび内符号が付加された複
数のデータ列で構成される1フレーム単位の入力データ
に対し誤り訂正を行う内符号誤り訂正装置において、前
記入力データのデータ列毎に前記内符号により誤り訂正
して訂正済データ列およびエラー数を示すエラーフラグ
をそれぞれ出力する誤り訂正手段と、前記訂正済データ
列を少なくとも1フレーム分記憶できるデータメモリ
と、前記誤り訂正手段が出力するエラーフラグを少なく
とも1フレーム分記憶できるフラグメモリと、前記訂正
済データ列に含まれている前記ブロックアドレスを検出
するブロックアドレス検出手段と、書込み制御信号およ
び前記ブロックアドレス検出手段が検出した前記ブロッ
クアドレスに基づき前記データメモリおよび前記フラグ
メモリをそれぞれ制御するメモリ制御手段と、前記誤り
訂正手段が出力するエラーフラグと前記ブロックアドレ
スに対応して前記フラグメモリから読出されるエラーフ
ラグとを比較して前記書込み制御信号を生成するフラグ
比較手段とを備える。ここで、前記メモリ制御手段は、
初期時および前記フラグメモリに書込んだ1フレーム分
の前記エラーフラグを読出した後に最大エラー数を示す
エラーフラグ値で前記フラグメモリを初期化し、また、
前記フラグ比較手段は、前記誤り訂正手段が出力するエ
ラーフラグの示すエラー数が前記フラグメモリから読出
されるエラーフラグの示すエラー数よりも大きいとき
に、書込みを禁止する前記書込み制御信号を生成するよ
うに構成してもよい。
【0012】また、本発明の内符号誤り訂正装置は、ブ
ロックアドレスおよび内符号が付加された複数のデータ
列で構成される1フレーム単位の入力データに対し誤り
訂正を行う内符号誤り訂正装置において、前記入力デー
タのデータ列毎に前記内符号により誤り訂正して訂正済
データ列およびエラー数を示すエラーフラグをそれぞれ
出力する誤り訂正手段と、前記訂正済データ列を少なく
とも1フレーム分記憶できるデータメモリと、前記誤り
訂正手段が出力するエラーフラグを少なくとも1フレー
ム分記憶できるフラグメモリと、前記訂正済データ列に
含まれている前記ブロックアドレスを検出するブロック
アドレス検出手段と、書込み制御信号および前記ブロッ
クアドレス検出手段が検出したブロックアドレスに基づ
き前記データメモリ並びに前記フラグメモリをそれぞれ
制御するメモリ制御手段と、前記ブロックアドレス検出
手段により検出されたブロックアドレスが各フレーム間
に存在する無効データ領域において発生し易い予め設定
された特定アドレスであることを検知したときに、書込
みを禁止する前記書込み制御信号を生成するブロックア
ドレス監視手段とを備える。
【0013】
【実施例】次に本発明について図面を参照して説明す
る。
【0014】図1は本発明の一実施例を示すブロック図
であり、図6に示した従来例と同一構成要素には同一符
号を付してある。ここで、従来例と相違するところは、
フラグ比較部6を設けていることである。
【0015】誤り訂正部1は、入力データD1の1フレ
ーム分の各データ列毎に内符号による誤り訂正を行い、
訂正済データ列D2およびエラーフラグF1を出力す
る。ここで、入力データD1の1フレームは、図6に示
したように構成されている。また、エラーフラグF1
は、誤り訂正を行ったときのデータ列に存在するエラー
数を示すフラグである。ブロックアドレス検出部4は、
誤り訂正部1が出力する訂正済データ列D2の各データ
列に含まれているブロックアドレスを検出し、このブロ
ックアドレスと1対1に対応する縦方向の書込みアドレ
スWyを生成する。
【0016】メモリ制御部5は、ブロックアドレス検出
部4が出力する書込みアドレスWyを受けて、フラグメ
モリ2に既に書込まれているエラーフラグF2を読出し
た後、フラグ比較部6が出力する書込み制御信号C1に
応じて、誤り訂正部1が出力するエラーフラグF1およ
び訂正済データ列D2をフラグメモリ2およびデータメ
モリ3にそれぞれ書込む。また、フラグメモリ2および
データメモリ3に1フレーム分を記憶させた後、読出し
アドレスR1を生成して1フレーム分を読出す。なお、
フラグメモリ2に対しては、初期時および1フレーム分
のエラーフラグの読出し終了後、最大のエラー数を示す
エラーフラグ値でイニシャライズする。
【0017】フラグメモリ2およびデータメモリ3は、
メモリ制御部5により制御されてエラーフラグF1およ
び訂正済データ列D2を書込み、その後エラーフラグF
3および訂正済データD3として読出す。
【0018】さて、フラグ比較部6は、図2に示すよう
に、比較回路61と条件判断回路62とを有し、入力デ
ータ列のエラーフラグF1とフラグメモリ2から読出さ
れるエラーフラグF2とを比較して書込み制御信号C1
を生成し、メモリ制御部5へ出力する。ここで、エラー
フラグF2は、入力データ列から検出したブロックアド
レスに対応するフラグメモリ2上に既に書込まれている
エラーフラグである。また、エラーフラグは、誤り訂正
を行ったときのエラー数、例えば、エラーなしの場合は
「0」、1〜2エラーの場合は「1」、3〜4エラーの
場合は「2」、5以上のエラーの場合は「3」となるよ
うに設定されるフラグである。
【0019】ここで、バーストエラーにより1フレーム
中に同じブロックアドレスが複数回検出される場合につ
いての動作を説明する。
【0020】例えば、第1回目のエラーフラグF1が
「1」であったとする。ところで、フラグメモリ2は1
フレーム分の読出し終了後、エラー数が最大のときのエ
ラーフラグ値、すなわち「3」でイニシャライズされて
いるので、フラグメモリ2から読出されるエラーフラグ
F2は「3」である。従って、フラグ比較部6は、エラ
ーフラグF1とF2とを比較した結果、F1=「1」<
F2=「3」であるので、入力データ列(エラーフラグ
F1)の方が既に書込まれたデータ列(エラーフラグF
2)よりも信頼性が高いと判断し、書込みを許可する書
込み制御信号C1を出力する。この場合、書込み制御信
号C1を受けたメモリ制御部5は、フラグメモリ2に
「1」(エラーフラグF1)を書込む。
【0021】同じブロックアドレスの第2回目のエラー
フラグF1が「2」であったとすると、フラグメモリ2
から読出されるエラーフラグF2は「1」である。フラ
グ比較部6は、エラーフラグを比較してF1=「2」>
F2=「1」であるので、入力データ列の方が既に書込
まれたデータ列よりも信頼性が低いと判断し、書込みを
禁止する書込み制御信号C1を出力する。この場合、書
込み制御信号C1を受けたメモリ制御部5は、フラグメ
モリ2およびデータメモリ3への書込みを禁止する。
【0022】このように、入力データ列のエラーフラグ
と既に書込まれた同じブロックアドレスのエラーフラグ
とを比較し、入力データ列の信頼性が高いと判断したと
きにフラグメモリおよびデータメモリの書込みを行うこ
とにより、1フレーム中に同じブロックアドレスが複数
回検出された場合でも、最も信頼性の高いデータ列のエ
ラーフラグおよび訂正済データ列を取り出すことができ
る。
【0023】図3は本発明の他の実施例を示すブロック
図である。
【0024】図1に示した実施例と同一構成要素には同
一符号を付してあり、また、図1に示したフラグ比較部
6の代りにブロックアドレス監視部7を設けている。
【0025】このブロックアドレス監視部7は、図4に
示すように、特定アドレス検出回路71とフラグ設定回
路72とを有し、ブロックアドレス検出部4が検出した
ブロックアドレスAbが予め設定された特定のアドレス
値を示したときに、書込みを禁止する書込み制御信号C
1を出力して装置の誤動作を防止する機能を有してい
る。
【0026】すなわち、図6(a)に示すように、入力
データの各フレーム間には無効データ領域が存在するの
で、例えば、ブロックアドレス検出部4がブロックアド
レスの検出タイミングで無効データ領域を検索して「0
0」を検出し、更に、データ列のブロックアドレスから
「00」を検出したときは、本来のデータ列のブロック
アドレスと無効データ領域から検出した「00」との区
別がつかなくなり、信頼できるエラーフラグおよび訂正
済データ列を出力することができなくなる。このような
不具合を解決するために、無効データ領域において発生
し易い特定のブロックアドレスを監視するブロックアド
レス監視部7を設けている。
【0027】さて、図4において、特定アドレス検出回
路71は、ブロックアドレス検出部4が検出したブロッ
クアドレスAbが特定のアドレス値A〜Zであるか否か
を検知するデコーダ71a〜71zを有し、ブロックア
ドレスAbが特定のアドレス値A〜Zであったときは検
知信号Sa〜Szをそれぞれ出力する。
【0028】フラグ設定回路72は、検知信号Sa〜S
zにそれぞれ対応するフラグテーブルを有し、検知信号
Sa〜SzおよびエラーフラグF1を受けてフラグテー
ブルにフラグを立て、書込み禁止を示す書込み制御信号
C1をメモリ制御部5へ出力する。
【0029】ここで、フラグを立てる条件は、入力デー
タ列の信頼度が所定値以上に高い状態、すなわち、入力
データ列のエラー数が所定値以下であることを示すエラ
ーフラグF1を受け、且つ検知信号Sa〜Szを受けた
ときである。また、フラグを立てるタイミングは、入力
データ列のエラーフラグF1および訂正済データ列D2
をフラグメモリ2およびデータメモリ3へそれぞれの書
込んだ後である。また、一度立てたフラグは次のフレー
ムまで保持される。
【0030】このようにすることにより、バーストエラ
ーにより1フレーム中に特定のブロックアドレスが複数
回検出される場合、ブロックアドレスの順序に関係な
く、信頼できるエラーフラグおよび訂正済データ列を出
力することができる。
【0031】
【発明の効果】以上説明したように本発明によれば、フ
レーム単位で内符号により誤り訂正し、訂正済データ列
およびエラーフラグをフレーム単位でそれぞれ記憶して
出力する内符号誤り訂正装置において、入力データ列の
エラーフラグと既に書込まれた同じブロックアドレスの
エラーフラグとを比較し入力データ列の信頼性を判断し
て、フラグメモリおよびデータメモリの書込みを制御す
ることにより、1フレーム中に同じブロックアドレスが
複数回検出された場合でも、ブロックアドレスの順序が
不規則であっても、最も信頼性の高いデータ列のエラー
フラグおよび訂正済データ列を簡単な構成により取り出
すことができる。
【0032】また、無効データ領域において発生し易い
特定のブロックアドレスを予め設定しておき、この特定
のブロックアドレスを検出したとき、入力データ列の信
頼度が所定以上に高い状態の場合には、エラーフラグお
よび訂正済データ列をフラグメモリおよびデータメモリ
に一度書込んだ後は、その後のメモリへの書込みを禁止
することにより、バーストエラーにより1フレーム中に
特定のブロックアドレスが複数回検出されても、ブロッ
クアドレスの順序に関係なく、信頼できるエラーフラグ
および訂正済データ列を簡単な構成により出力すること
ができる。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図である。
【図2】図1に示したフラグ比較部6の一例を示すブロ
ック図である。
【図3】本発明の他の実施例を示すブロック図である。
【図4】図3に示したブロックアドレス監視部7の一例
を示すブロック図である。
【図5】従来の内符号誤り訂正装置の一例を示すブロッ
ク図である。
【図6】図1,3,5に示した入力データD1の一構成
例を示す図であり、(a)は1フレームの構成を示し、
(b)は1データ列の構成を示している。
【符号の説明】
1 誤り訂正部 2 フラグメモリ 3 データメモリ 4 ブロックアドレス検出部 5 メモリ制御部 6 フラグ比較部 7 ブロックアドレス監視部 71 特定アドレス検出回路 72 フラグ設定回路 C1 書込み制御信号 D1 入力データ D2,D3 訂正済データ列 F1,F2,F3 エラーフラグ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 ブロックアドレスおよび内符号が付加さ
    れた複数のデータ列で構成される1フレーム単位の入力
    データに対し誤り訂正を行う内符号誤り訂正装置におい
    て、前記入力データのデータ列毎に前記内符号により誤
    り訂正して訂正済データ列およびエラー数を示すエラー
    フラグをそれぞれ出力する誤り訂正手段と、前記訂正済
    データ列を少なくとも1フレーム分記憶できるデータメ
    モリと、前記誤り訂正手段が出力するエラーフラグを少
    なくとも1フレーム分記憶できるフラグメモリと、前記
    訂正済データ列に含まれている前記ブロックアドレスを
    検出するブロックアドレス検出手段と、書込み制御信号
    および前記ブロックアドレス検出手段が検出した前記ブ
    ロックアドレスに基づき前記データメモリおよび前記フ
    ラグメモリをそれぞれ制御するメモリ制御手段と、前記
    誤り訂正手段から出力されるエラーフラグと前記ブロッ
    クアドレスに対応して前記フラグメモリから読出される
    エラーフラグとを比較して前記書込み制御信号を生成す
    るフラグ比較手段とを備え、前記メモリ制御手段は、初
    期時および前記フラグメモリに書込んだ1フレーム分の
    エラーフラグを読出した後に最大エラー数を示すエラー
    フラグ値で前記フラグメモリを初期化し、また、前記フ
    ラグ比較手段は、前記誤り訂正手段から出力されるエラ
    ーフラグの示すエラー数が前記フラグメモリから読出さ
    れる前記エラーフラグの示すエラー数よりも大きいとき
    に、書込みを禁止する前記書込み制御信号を生成する
    とを特徴とする内符号誤り訂正装置。
  2. 【請求項2】ロックアドレスおよび内符号が付加さ
    れた複数のデータ列で構成される1フレーム単位の入力
    データに対し誤り訂正を行う内符号誤り訂正装置におい
    て、前記入力データのデータ列毎に前記内符号により誤
    り訂正して訂正済データ列およびエラー数を示すエラー
    フラグをそれぞれ出力する誤り訂正手段と、前記訂正済
    データ列を少なくとも1フレーム分記憶できるデータメ
    モリと、前記誤り訂正手段が出力するエラーフラグを少
    なくとも1フレーム分記憶できるフラグメモリと、前記
    訂正済データ列に含まれている前記ブロックアドレスを
    検出するブロックアドレス検出手段と、書込み制御信号
    および前記ブロックアドレス検出手段が検出したブロッ
    クアドレスに基づき前記データメモリ並びに前記フラグ
    メモリをそれぞれ制御するメモリ制御手段と、前記ブロ
    ックアドレス検出手段により検出されたブロックアドレ
    スが各フレーム間に存在する無効データ領域において発
    生し易い予め設定された特定アドレスであることを検知
    したときに、書込みを禁止する前記書込み制御信号を生
    成するブロックアドレス監視手段とを備えることを特徴
    とする内符号誤り訂正装置。
JP5226779A 1993-09-13 1993-09-13 内符号誤り訂正装置 Expired - Fee Related JP2655047B2 (ja)

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JP2664267B2 (ja) * 1990-04-20 1997-10-15 株式会社日立製作所 符号誤り訂正装置

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