KR19990065559A - 서브코드 데이터 신호 처리장치 - Google Patents

Abstract

서브코드 데이터 신호 처리장치에 관한 것으로 재생된 데이터의 아이디 에러발생 검출 후 아이디 값에 상응하는 어드레스를 출력하는 어드레스 발생부와, 상기 아이디 에러발생 검출 후 추출된 서브코드 데이터의 에러발생을 검출한 후 서브코드 데이터를 출력하는 이너 에러 검출부와, 상기 이너 에러 검출부에서 출력된 서브코드 데이터를 어드레스 발생부에서 출력한 어드레스에 저장하고 그 후 같은 아이디가 발생하면 어드레스 발생부에서 입력되는 어드레스의 데이터를 리드하여 출력하는 메모리와, 상기 메모리에서 출력되는 데이터를 저장하는 제 1 레지스터와, 상기 이너 에러 검출부에서 정정된 서브코드 데이터를 저장하는 제 2 레지스터와, 상기 제 1 레지스터와 제 2 레지스터에서 출력된 데이터를 비교한 후 비교결과에 따라 제어신호를 상기 메모리로 출력하는 비교부로 구성되어 디지털 데이터 재생시 시스템의 불안정이나 노이즈, 신호의 열화 등으로 인하여 서브코드 데이터가 불안해지므로 반복 기록 재생을 하는데 이 반복 기록된 한 데이터중 에러 없이 올바르게 서브코드를 검출할 수 있는 효과가 있다.

Description

서브코드 데이터 신호 처리장치

본 발명은 디지탈 데이터 기록/재생 시스템에 관한 것으로 특히, 서브코드 데이터 신호 처리장치에 관한 것이다.

일반적으로 디지탈 데이터의 기록 재생시, 테이프의 손상, 신호의 열화, 드럼 회전 속도의 오차 등으로 인하여 데이터 패턴이 손상을 받으므로 정상적인 검출을 수행할 수 없게 될 경우를 대비하여 시스템 정보를 기록하는 서브코드 데이터를 일정 구간 반복하여 기록한다.

그리고, 재생시 올바른 데이터를 검출하기 위하여 검출된 서브코드 데이터를 검증해야 한다.

또한, 도 2는 일반적인 디지탈 데이터의 테이프 기록 형태를 보여주는 도면으로 도 2(a)는 디지탈 데이터의 테이프 한 트랙의 테이터로서 마진(Margin) 영역과 서브코드 영역과 메인 데이터 영역이 있다.

상기 서브코드 영역으로 도 2(b)와 같이 동기신호, ID 및 ID 패리티, 서브코드 데이터 및 패리티 등으로 구성된 동기 블록이 다수개 있다.

이러한 서브코드 데이터를 처리하기 위한 서브코드 데이터 신호 처리장치를 첨부된 도면을 참조하여 설명한다.

도 1은 종래기술에 따른 서브코드 데이터 신호 처리장치의 구성을 설명하기 위한 블록도로써, 동기 검출부(11)와, ID ECC(Identification Error Correction Code)(12)와, 서브코드 데이터 추출부(13)와, 이너(Inner) ECC(14)와, DRAM(15) 및 시스템 제어부(16)로 구성된다.

이와 같이 구성된 종래기술에 따른 서브코드 데이터 신호 처리장치의 동작을 설명하면 동기 검출부(11)는 재생된 데이터에서 동기신호 패턴을 검출하여 출력하고, ID ECC(12)는 ID 데이터를 디코딩하여 에러발생을 검출하고 서브코드를 기록할 어드레스를 출력한다.

그 후 서브코드 데이터 추출부(13)는 ID ECC(12)에서 출력된 신호에서 서브코드 데이터를 추출하고, 이너 ECC(14)는 상기 추출된 서브코드 데이터의 에러발생을 검출하여 DRAM(15)에 출력한다.

상기 ID ECC(12)와 이너 ECC(14)에서 에러 검출이 없으면 유효한 데이터로 인정하여 검출된 서브코드 데이터를 DRAM(15)의 ID ECC(12)에서 출력된 어드레스에 써넣은 후 시스템 제어부(16)는 이 DRAM(15) 데이터를 읽어 다음 신호 처리를 수행한다.

이 경우 ID ECC(12)에서 오정정이 발생할 경우 DRAM(15)의 엉뚱한 어드레스에 서브코드 데이터를 써넣으므로 ID 데이터의 오검출을 유발할 수 있는 문제점이 있다.

본 발명은 종래기술의 문제점을 해결하기 위하여 안출한 것으로 동기 패턴 검출의 신뢰성을 높히기 위한 서브코드 데이터 신호 처리장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 서브코드 데이터 신호 처리장치의 특징은 ECC 후 ID 값에 상응하는 어드레스의 데이터를 읽어 저장해 놓고, 서브코드 ECC 후 출력값을 저장한 후 두 값의 비교결과에 따라 서브코드 데이터가 유효한지를 판단함에 있다.

도 1은 종래기술에 따른 서브코드 데이터 신호 처리장치의 구성을 설명하기 위한 블록도

도 2는 일반적인 디지탈 데이터의 테이프 기록 형태를 보여주는 도면

도 3은 본 발명에 따른 서브코드 데이터 신호 처리장치의 구성을 설명하기 위한 블록도

도 4는 도 3의 동작을 설명하기 위한 도면

도 5는 도 4의 동기신호 검출과 ID 검출 및 서브코드 검출을 보여주는 파형도

도 6은 도 4의 동기신호 검출과 ID 검출 및 서브코드 검출에 대한 두 레지스터의 상태를 보여주는 도면

도면의 주요부분에 대한 부호의 설명

31 : 동기 검출부 32 : ID ECC

33 : 어드레스 발생부 34 : 서브코드 데이터 추출부

35 : 이너 ECC 36 : DRAM

37, 38 : 레지스터 39 : 비교부

40 : 시스템 제어부

이하, 본 발명에 따른 서브코드 데이터 신호 처리장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 3은 본 발명에 따른 서브코드 데이터 신호 처리장치의 구성을 설명하기 위한 블록도로써, 재생된 데이터에서 동기신호 패턴을 검출하는 동기 검출부(31)와, 동기 검출부(31)에서 출력되는 신호중 ID 데이터를 디코딩하여 에러발생을 검출하는 ID ECC(32)와, ID ECC(32)에서 ECC 후 ID 값에 상응하는 어드레스를 출력하는 어드레스 발생부(33)와, ID ECC(32)에서 출력된 신호에서 서브코드 데이터를 추출하는 서브코드 데이터 추출부(34)와, 서브코드 데이터 추출부(34)에서 추출된 서브코드 데이터의 에러발생을 검출하는 이너 ECC(35)와, 이너 ECC(35)에서 출력된 서브코드 ECC 데이터를 어드레스 발생부(33)에서 출력한 어드레스에 저장하고 그 후 같은 ID가 발생하면 어드레스 발생부(33)에서 입력되는 어드레스의 데이터를 리드하여 출력하는 DRAM(36)과, DRAM(36)에서 출력되는 데이터를 저장하는 제 1 레지스터(38)와, 이너 ECC(35)에서 ECC된 서브코드 데이터를 저장하는 제 2 레지스터(37)와, 제 1 레지스터(38)와 제 2 레지스터(37)에서 출력된 데이터를 비교한 후 비교결과에 따라 마크값을 DRAM(36)으로 출력하는 비교부(39)와, DRAM(36)에서 데이터를 읽어 필요에 따라 다음 신호 처리를 수행하는 시스템 제어부(16)로 구성된다.

이와 같이 구성된 본 발명에 따른 서브코드 데이터 신호 처리장치의 동작을 설명하면 다음과 같다.

도 4는 도 3의 동작을 설명하기 위한 도면으로 먼저, 동기 검출부(31)는 재생된 데이터에서 동기신호 패턴을 검출하여 ID ECC(32)로 출력하고, ID ECC(32)는 ID 데이터를 디코딩하여 에러발생을 검출한 후 서브코드 데이터 추출부(34)로 출력한다.

그리고, 어드레스 발생부(33)는 ID ECC(32)에서 ECC된 ID 값에 상응하는 어드레스를 DRAM(36)에 출력한다.

그 후 서브코드 데이터 추출부(33)는 ID ECC(32)에서 출력된 신호로 부터 서브코드 데이터를 추출하여 이너 ECC(35)로 출력하고, 이너 ECC(35)는 이 추출된 서브코드 데이터의 에러발생을 검출한 후 DRAM(36)에 저장한다.

즉, 도 3에 나타낸 바와 같이 어드레스 발생부(33)에서 발생되는 어드레스에 이너 ECC(35)에서 ECC된 서브코드 데이터를 DRAM(36)에 저장한 후 다음에 같은 ID값이 발생하면 발생된 ID의 이미 DRAM(36)에 저장된 하나의 로우 데이터 N비트를 읽어 제 1 레지스터(38)에 저장한다 .

한편, 제 2 레지스터(37)는 현재 이너 ECC(35)에서 ECC된 N비트 서브코드 데이터를 저장한다.

비교부(39)는 상기 각 제 1 레지스터(38)와 제 2 레지스터(37)에 저장된 데이터를 비교하여 두 값이 같으면 유효한 데이터로 인정하는 DRAM(36)의 마크값을 하이로 출력하고, 두 값이 다르면 두 데이터를 모두 버리고 DRAM(36)의 마크값을 로우로 출력한 후 다음의 입력 데이터를 기다린다.

상기 마크값은 DRAM(36)의 각 첫 로우 어드레스에 데이터의 유효함을 표시하는 것으로 제 1 레지스터(38)와 제 2 레지스터(37)에 저장된 두 값이 다를 경우 DRAM(36)의 모든 데이터를 지우는데 많은 시간이 걸리므로 간단히 표시하고자 하는 값이다.

이와 같이 동작하는 서브코드 데이터 신호 처리장치의 각 블록의 출력을 도 5를 참조하여 간단히 살펴보면 도 5는 도 4의 동기신호 검출과 ID 검출 및 서브코드 검출을 보여주는 파형도로 도 5 (a)는 동기 검출부(31)에서 동기신호를 검출하지 못하는 경우 ID ECC(32)나 이너 ECC(35)의 ECC를 수행할 수 없음을 보여준다.

도 5(b)는 동기 검출부(31)의 동기 검출은 성공하고 ID ECC(32)에서 에러가 발생했으나 이너 ECC(35)의 ECC된 서브코드 데이터 검출을 성공한 경우이고, 도 5(c)는 동기 검출부(31)의 동기 검출은 성공하고 ID ECC(32)의 ECC가 성공하였으나 이너 ECC(35)의 ECC된 서브코드 데이터 검출이 성공하지 못한 경우이다.

도 5(d)는 동기 검출부(31)의 동기 검출과 ID ECC(32) 및 이너 ECC(35)의 ECC가 모두 성공된 경우로 이때 다시 한번 올바른 데이터임을 검증하기 위하여 우선 DRAM(36)에 써넣은 다음 다음번의 서브코드 데이터를 검출하면 이 두 데이터를 비교하여 역시 두 데이터가 같을때 유효한 데이터로 인정하고 그 후 시스템 제어부(40)에서 데이터를 처리하게 된다.

또한, 도 6은 도 4의 동기신호 검출과 ID 검출 및 서브코드 검출에 대한 두 레지스터의 상태를 보여주는 도면으로 도 5(d)와 같이 동기 검출부(31)의 동기 검출과 ID ECC(32) 및 이너 ECC(35)의 ECC가 모두 성공하면 일단은 유효한 데이터로 인정하고 DRAM(36)에 서브코드 데이터를 저장한다.

이때 마크 신호는 로우로 셋팅하여 아직까지 유효한 데이터로 인정하지 않는다.

ID ECC(32)가 성공하더라도 ECC 과정에서 오정정이 있을 경우가 있으므로 다시 한번 ID값을 검증한다. 따라서 ID ECC(32)가 성공하는 순간 발생한 어드레스에 상응하는 DRAM(36) 데이터를 읽어온다.

그리고, 서브코드 ECC가 성공하면 그 순간 출력되는 서브코드 데이터를 제 1 레지스터(38)에 저장한 후 제 1 레지스터(37)의 데이터와 처음부터 N비트 비교를 하여 두 레지스터의 비교값이 일치할때 유효한 서브코드 데이터로 인정하고 마크값을 하이로 셋팅하여 시스템 제어부(40)로 데이터를 출력한다.

본 발명에 따른 서브코드 데이터 신호 처리장치는 디지털 데이터 재생시 시스템의 불안정이나 노이즈, 신호의 열화 등으로 인하여 서브코드 데이터가 불안해지므로 반복 기록 재생을 하는데 이 반복 기록된 한 데이터중 에러 없이 올바르게 서브코드를 검출할 수 있는 효과가 있다.

Claims (2)

1. 재생된 데이터의 아이디 에러발생 검출 후 아이디 값에 상응하는 어드레스를 출력하는 어드레스 발생부와,

   상기 아이디 에러발생 검출 후 추출된 서브코드 데이터의 에러발생을 검출한 후 서브코드 데이터를 출력하는 이너 에러 검출부와,

   상기 이너 에러 검출부에서 출력된 서브코드 데이터를 어드레스 발생부에서 출력한 어드레스에 저장하고 그 후 같은 아이디가 발생하면 어드레스 발생부에서 입력되는 어드레스의 데이터를 리드하여 출력하는 메모리와,

   상기 메모리에서 출력되는 데이터를 저장하는 제 1 레지스터와,

   상기 이너 에러 검출부에서 정정된 서브코드 데이터를 저장하는 제 2 레지스터와,

   상기 제 1 레지스터와 제 2 레지스터에서 출력된 데이터를 비교한 후 비교결과에 따라 제어신호를 상기 메모리로 출력하는 비교부로 구성됨을 특징으로 하는 서브코드 데이터 신호 처리장치.
2. 제 1 항에 있어서, 상기 비교부는

   상기 제 1 레지스터와 제 2 레지스터에 저장된 데이터를 비교하여 두 값이 같으면 유효한 데이터로 인정하는 마크값을 하이로 상기 메모리부로 출력하고, 두 값이 다르면 두 데이터를 모두 버리도록 하는 마크값을 로우로 상기 메모리부로 출력하도록 구성됨을 특징으로 하는 서브코드 데이터 신호 처리장치.