JP3660483B2 - データ処理装置及び方法とこれを用いたデータ蓄積制御装置 - Google Patents
データ処理装置及び方法とこれを用いたデータ蓄積制御装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明はデータ処理方法及び装置に係り、特に直列に伝送される各種デジタルデータを受信してメモリのブロックアドレスを指定するためのデータ処理装置及び方法とこれを用いたデータ蓄積制御装置に関する。
【０００２】
【従来の技術】
直列データがブロック単位に区分されて記録媒体に保存されたり、或いは伝送される場合に、直列データを各ブロックに区分するためにブロックのヘッドに同期信号を挿入させる。前記同期信号は、同期信号検出装置で前記同期信号を正確に検出できるよう、実際のデータで発生されない形式を有するのが好ましい。しかし、アナログビデオ信号とデジタルビデオ信号を記録媒体に同時に書込む時、実際に同期信号として用いられるデータの形式が同一である確率が高まるため、同期信号の検出に失敗してエラーが発生される確率(エラー検出確率)も高くなる。この際、同期信号として用いられるデータの長さを伸ばすと検出エラー確率が下げられるが、記録可能な周波数帯域が縮まり、よってデータの伝送速度も低くなる。
【０００３】
通常、直列に伝送されるデジタル信号の１ブロックデータの構成は図８（Ａ）に示した通りである。即ち、１ブロック周期に相当する１ブロックデータは同期信号(SYNC)、ＩＤコード(ID)、ブロックアドレスコード(BA)、エラー訂正コード(EDC)及び直列デジタルデータ(D0．．．Dn)よりなる。即ち、同期信号に加えてＩＤコード(ID)、ブロックアドレスコード(BA)のパリティを検査することによって同期信号の検出エラー確率を下げる得る。
【０００４】
このような形式で伝送されるデータより同期信号を検出する装置は米国特許番号5228041(SYNC SIGNAL DETECTION SYSTEM IN A MEMORY SYSTEM FOR RECORDING AND REPRODUCING BLOCK UNIT DATA)に開示されている。これによれば、同期信号を検出して各同期信号が検出されるごとにクロックを発生させてブロックアドレスをカウントアップ(又は、カウントダウン)し、伝送されるブロックアドレスを検出してカウントアップ(又は、カウントダウン)されたブロックアドレスと一致するかを比較する。そして、伝送されたＩＤコード(ID)及びブロックアドレスコード(BA）のパリティを検査し、そのパリティが正しいと、正確な同期信号を検出したと判断し、ブロックアドレスをカウントアップ(又は、カウントダウン)するクロックがブロックアドレスカウンター回路に入力される。
【０００５】
伝送されたＩＤコード(ID)及びブロックアドレスコード(BA）のパリティ検査が成功すると、伝送されたブロックアドレスとカウントアップ(又は、カウントダウン)したブロックアドレスとを比較する。この時、例えば、一つまたはそれ以上の同期信号が雑音などによって検出されないときに一つまたはそれ以上の内部ブロックアドレスはカウントされないのでカウントアップ(または、カウントダウン)したブロックアドレスは伝送されたブロックアドレスよりさらに小さくなるような場合のように、前記両ブロックアドレスが相異なる場合には伝送されたブロックアドレスをブロックアドレスカウンター回路に印加し、そのアドレスを記憶装置のアドレスとして出力させる。
【０００６】
通常、同期信号を含めてブロック単位に伝送される直列データに対してエラーが発生される場合は次の通りである。第一に、伝送されるデータのうち、同期信号のデータ形式と同一形式の信号がある場合であって、これは同期信号検出エラーを招く。第二に、伝送されるデータに雑音が含まれて同期信号が失われて伝送されたり同期信号の形式が変換されて伝送された場合であって、これによって同期信号検出不能が生じる。
【０００７】
第一の場合のエラーは、従来の技術によっても解決できるが、第二の場合のエラーは解決できなかった。即ち、従来の技術によれば、伝送されたデータの同期信号が各種雑音源によって検出されない場合にはデータが消失してしまう第１問題点があった。
【０００８】
図９に示したように、従来の技術ではデータの長さを記録時の周波数及びデータの伝送速度を低くせず、同期信号のエラー検出確率を低くするために図８（Ａ）のように同期信号部以外に伝送される識別コード（ＩＤコード）とブロックアドレス（ＢＡ：Block Address）を用いて同期信号を検出する。そして、各同期信号が検出される度にクロックを発生させてブロックアドレスをカウントアップし、伝送されるブロックアドレスを検出してカウントアップされたブロックアドレスと一致するかを比較する。パリティ確認部205では伝送される識別コードとブロックアドレスとのパリティを確認して異常のない場合正確な同期信号を検出したと見做され、この場合にブロックアドレスをカウントアップするクロックがブロックアドレスカウンター部206に入力される。
【０００９】
しかし、伝送される識別コードとブロックアドレスとのパリティ確認結果異常なく（同期信号が検出され）、伝送されたブロックアドレスと同期信号の発生時毎にカウントアップしたブロックアドレスを比較して相異なる場合には伝送されたブロックアドレス値をブロックアドレスカウンター部206に印可してその値を記憶装置のアドレスを調整するための出力端子に送る。
【００１０】
以上のような従来の技術では、同期信号のエラー検出確率を同期信号の長さを拡張させずに下げる効果があるが、伝送されるブロックの形式が常に同期信号部の他に図８（Ａ）のようにパリティ確認が可能なコード(識別コード、ブロックアドレス、エラー検出コード)などが存在すべきである。このように、ブロックアドレスが同期信号を検出するためのデータとして用いられているのでトラックジャンプなどの場合には用いられない記憶領域が生ずる第２問題点があった。
【００１１】
ところが、前述した従来技術は、伝送されるブロックデータに同期信号以外のパリティ検査のためのコードが常に存在すべきであるが、ノイズにより同期信号が検出できない場合にはそれに該当するブロックアドレスのデータを失ってしまい、ブロックデータを伝送するラインの他にそのデータをラッチするためのクロックラインがさらに必要となる第３の問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明の第１目的は、ブロックアドレスコードを含むブロック単位に伝送される直列デジタルデータにおいて雑音によって同期信号が検出されなかった場合にも有効な同期信号を発生させて有効なブロックアドレスを発生するためのデータ処理装置を提供することにある。
【００１３】
本発明の第２目的は、ブロックアドレスコードを含まないブロック単位に伝送される直列デジタルデータにおいて雑音によって同期信号が検出できなかった場合にも有効な同期信号を発生させて有効なブロックアドレスを発生させ、トラックジャンピングの場合にも順次にブロックアドレスを増加させて用いられない記憶装置の領域を取り除くためのデータ処理装置を提供することにある。
【００１４】
本発明の第３目的は、別途のクロックラインやパリティコードの付加無しに直列データを伝送するデータ処理方法を提供することにある。
【００１５】
本発明の第４目的は、別途のクロックラインやパリティコードの付加無しに伝送された直列データをブロック単位にメモリに保存するためのデータ蓄積制御装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記第１目的を達成するために本発明によるデータ処理装置は、同期信号、ＩＤコード、ブロックアドレスコード、エラー訂正コード及び目的データよりなるブロックデータが連続して直列に伝送される場合、そのブロックデータから同期信号を検出し、そのブロックデータに含まれた目的データをメモリに記録するためのブロックアドレスを発生するための装置において、第１、２信号発生手段、クロック信号発生手段、カウント手段、ブロックアドレスラッチ手段、パリティ検査手段及びブロックアドレス発生手段を具備する。
【００１７】
前記第１信号発生手段は伝送されたブロックデータから同期信号を検出した時、第１信号を発生させ、第２信号発生手段は伝送されたデータシンボル数が１ブロックデータのシンボル数に該当する時、第２信号を発生させる。こうすれば、クロック信号発生手段は第１、２信号が発生されるごとにクロック信号を発生させる。カウント手段は最初のブロックデータが入力される時にリセットされ、クロック信号がカウンティングする。その後、ブロックアドレスラッチ手段は伝送されたブロックデータからブロックアドレスコードを検出し、そのブロックデータに対するブロックアドレスを発生し、現在伝送されるブロックデータに対する第１ブロックアドレス及びその以前に伝送されたブロックデータに対する第２ブロックアドレスをラッチさせる。その後、パリティ検査手段によってデータのエラーを検査してから、ブロックアドレス発生手段は前記カウント手段のカウント値をメモリのブロックアドレスとして出力し、仮に、前記第１ブロックアドレスと前記カウント手段のカウント値が一致しなく、第１ブロックアドレスと第２ブロックアドレスの値との差が１より大きく、且つ現在伝送されたブロックデータに対するパリティ検査にエラーがなければ、前記第１ブロックアドレスを前記カウント手段のカウント値としてロードさせてブロックアドレスを発生させる。
【００１８】
前記第２目的を達成するために本発明によるデータ処理装置は、同期信号及び目的データよりなるブロックデータが連続して直列に伝送される場合、そのブロックデータから同期信号を検出し、そのブロックデータに含まれた目的データをメモリに記録するためのブロックアドレスを発生させるデータ処理装置において、同期信号検出部、バイトクロック発生部、バイトカウンティング部、書込みアドレスカウンティング部、同期信号選択部、ブロックアドレスカウンティング部及び各種インネーブル信号及び初期値を発生させる制御部を具備する。
【００１９】
前記同期信号検出部は入力されるデータより同期信号が検出される場合にD_SYNC信号を発生させる。そして、バイトクロック発生部はデータの１バイト当たり１バイトクロックパルスを発生させ、バイトカウンティング部は前記バイトクロックパルスをカウントしてバイト値と同一な場合にI_SYNC信号を発生させ、D_SYNC信号またはI_SYNC信号のうちから選択されたA_SYNC信号によってリセットされる。そして、書込みアドレスカウンティング部はA_SYNC信号によってリセットされ、制御部から印加される初期書込みアドレスよりバイトクロックパルスをカウンティングされた値として書込みアドレスを発生させる。その後、同期信号選択部は制御部から選択されたイネーブル信号によってD_SYNC信号またはI_SYNC信号を選択してA_SYNC信号を発生させる。次いで、ブロックアドレスカウンティング部はA_SYNC信号をカウントしてブロックアドレス値を発生させる。
【００２０】
前記第３目的を達成するために本発明によるデータ処理方法は、所定数のバイトデータを含むブロックデータを別途の同期信号無しで直列に伝送するための方法において、ブロック区分信号を伝送する段階、バイトデータを伝送する段階及び前記段階を繰り返す段階を具備する。
【００２１】
前記ブロック区分信号はブロックデータの間を区分するための信号であって、所定の時間区間の間、第１論理レベルを保ち、前記開始信号は前記データ信号の１ビットデータの周期より長く前記第１論理レベルの反転レベルの第２論理レベルを保ち、前記終了信号は前記データ信号の１ビットデータの周期より長く前記第１論理レベルを保つことが望ましい。そして、前記バイトデータを伝送する段階はバイト単位のデータを連続して直列に１ブロックデータに含まれた全てのバイトデータを伝送する。
【００２２】
前記第４目的を達成するために本発明によるデータ蓄積制御装置は、Ｍバイトデータよりなる１ブロックのデータを直列に伝送するために、ブロックデータ間を区分するためのブロック区分信号を伝送した後、１バイトデータの開始を知らせる開始信号、１バイトのデータ信号及び１バイトデータの終了を知らせる終了信号よりなる１バイト単位のデータを連続して直列にＭバイトデータを伝送し、その後、ブロックデータに対しても前記過程を繰り返す直列データ伝送方式によって伝送されるデータをメモリに保存するための装置において、同期信号発生手段、ラッチ信号発生手段、データラッチ手段及びアドレス発生手段を具備する。
【００２３】
前記同期信号発生手段はブロック区分信号を検出して同期信号を発生させる。こうすれば、ラッチ信号発生手段は同期信号によってイネーブルされてラッチ信号を発生させ、データラッチ手段は入力される１バイトデータをラッチ信号によってラッチした後に並列データに変換させる。その後、アドレス発生手段は入力データのバイト数に応じてメモリに記録するためのアドレスを発生させる。
【００２４】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施例を詳細に説明する。
【００２５】
図１は本発明によるパリティチェック可能なブロックアドレスコードを含むデータを処理するためのデータ処理装置の構成図である。即ち、図１に示した発明の構成は図８（Ａ）に示した形式のデータを処理するための装置に関するものである。
【００２６】
一つの入力端子にはヘッドのスイッチングによって周期的に発生されるパルス信号のヘッドスイッチング信号が入力され、別の入力端子には図８（Ａ）に示したデータ形式に伝送される直列入力データが入力される。
【００２７】
同期信号検出部301は伝送される入力データより同期信号を検出して出力する。同期信号生成部302は伝送される直列データのシンボル数をカウントして１ブロックに該当するシンボルの数をカウントした時、所定の信号を発生し、その発生された信号または同期信号検出部301の同期信号によってリセットされる。ORゲート305は同期信号検出部301から検出された同期信号及び同期信号生成部302から発生された信号を論理ORしてクロック信号を発生する。
【００２８】
ブロックアドレスカウンター306はヘッド−スイッチング信号によってリセットされ、ORゲート305より発生されたクロック信号によってカウントアップしてそのカウント値をブロックアドレス(NB)として出力する。ANDゲート309からロード信号(LOAD)が入力されるとブロックアドレスカウンター306はブロックアドレスA2をローディングする。
【００２９】
ブロックアドレスラッチ部303は伝送されたブロックデータからブロックアドレスコードを検出してブロックアドレスを発生し、現在伝送されるブロックデータのブロックアドレスA2及びこれより１ブロック以前のブロックデータのブロックアドレスA1をラッチする。
【００３０】
ブロックアドレス比較部307はブロックアドレスラッチ部303から出力されたブロックアドレスA2とブロックアドレスカウンター306の出力(NB)を比較して値が相異なる場合にイネーブル信号を発生してブロックアドレス計算部308に出力する。
【００３１】
ブロックアドレス計算部308はブロックアドレス比較部307から発生されたイネーブル信号によってイネーブルされ、ブロックアドレスラッチ部303から出力されたブロックアドレスのA1とA2の値の差を求め、その差が１以上の場合にロジック”Ｈ（ハイ）”信号を発生する。パリティ検査部304は伝送された直列データのパリティを検査し、パリティ検査にエラーがなければロジック”Ｈ”信号を発生する。ANDゲート309はブロックアドレス計算部308の出力信号及びパリティ検査部304の出力信号を入力し、これら信号が全てロジック”Ｈ”の時ローディング信号を発生してブロックアドレスカウンター306に出力する。
【００３２】
直列に伝送されるデータに雑音が含まれて同期信号が失われて伝送されたり、同期信号の形式が変わって伝送された場合には、第一に、データが１ブロック以上飛ばしてから正常に伝送される場合と、第二に、伝送されるデータに雑音が含まれて異常な同期信号或いは異常なブロックアドレスが入力される場合とがある。
【００３３】
以下、各々上記二つの場合について本発明による装置の動作を説明する。
【００３４】
第一に、データが１ブロック以上飛ばしてから正常に伝送される場合である。
【００３５】
ブロックアドレスラッチ部303によってラッチされた現在のブロックアドレスA2とブロックアドレスカウンター306の出力信号のNBが相異なる場合にはブロックアドレス計算部308をイネーブルさせ、ブロックアドレス計算部308はA1とA2の差を求め、その値が１より大きければ(即ち、データが１ブロック以上飛ばしたことを意味する)ロジック”Ｈ”をANDゲート309に出力する。そして、その時のパリティ検査結果が正常であればパリティ検査部304もロジック”Ｈ”をANDゲート309に出力する。
【００３６】
上記の条件をいずれも満足すれば１ブロック以上飛ばした(A2−A1≠1)正常の同期信号であるので、ブロックアドレスカウンター306はANDゲート309の出力信号をロード(LOAD)信号として現ブロックアドレスA2をロードし、その値から再びカウントを始める。これによって、次に伝送されるブロックアドレスとブロックアドレスカウンター306のカウンター値が一致し続けられる。
【００３７】
第二に、伝送されるデータに雑音が混入して正常な同期信号の位置に異常な同期信号或いは異常なブロックアドレスが入力される場合である。
【００３８】
同期信号が正常に検出されたらその同期信号に応じてブロックアドレスカウンター306をカウントアップし、同期信号が正常に検出されないと伝送されたデータのシンボル数をカウントした値が所定の数に達する時、同期信号生成部302によって発生された同期信号に応じてブロックアドレスカウンター306をカウントアップする。従って同期信号が毀損して入力されても正常な同期信号を発生させてそのブロックデータに対するアドレスが出力できる。
【００３９】
仮に、伝送されるブロックアドレスが正常であればブロックアドレス比較部307によってブロックアドレス計算部308がイネーブルされ、A2とA1との差が１なら正常なブロックアドレスと判断し、ブロックアドレスカウンター306は検出後時間的に遅延された同期信号によってカウントアップされ正常動作を行い続ける。
【００４０】
ブロックアドレスが連続的に損なわれてA2とA1の差が偶然に１となるケースは確率上ほとんど期待し難いが、このような場合が発生してもブロックアドレス比較部307によってカウント値(NB)と伝送されるブロックアドレスとを比較し続けるので１ブロック以後には正常に動作できる。
【００４１】
以上述べたような本発明によれば、同期信号が検出される場合だけではなく、その同期信号を検出できない場合にも伝送されるデータのシンボル数をカウントしてそれに対応する信号を発生させて正常のブロックアドレスを発生させることによって、入力データに雑音が含まれて同期信号が毀損されてもそのデータを消失せずにメモリに蓄積させ得る。
【００４２】
次いで、図２は本発明に係るパリティチェック可能なブロックアドレスコードを含まないデータを処理するためのデータ処理装置の構成図である。即ち、図２に示した発明の構成は図８（Ｂ）のように構成されたデータを処理するためのデータ処理装置に関するものである。
【００４３】
同期信号検出部401は入力される直列データに含まれた同期パターンを検出して検出同期信号のD_SYNC信号を発生させる。
【００４４】
バイトクロックパルス発生部402は入力される直列データのバイト単位に一つのパルス信号を発生させる。即ち、バイト数をカウンティングするためのバイトクロックパルスを発生させる役割を果たす。
【００４５】
バイトカウンティング部403はバイトクロックパルスをカウントして、上記データを構成する１ブロック単位に決まったバイト数をカウトするごとに一つのパルスを発生させる。即ち、カウンティング値が同期信号をなすバイトの数とメインデータのバイト数とを合せた値に到達した時、内部同期信号のI_SYNC信号を発生させる。そして、同期信号選択部405で選択された同期信号のA_SYNC信号によってバイトカウンティング部403をリセットさせる。
【００４６】
書込みアドレスカウンティング部404は前記バイトクロック発生部402から出力されたバイトクロックパルスをカウントして保存しようとするブロックアドレス内の書込みアドレスを出力させる。この際、カウントを開始する初期書込みアドレス値は制御部408によって初期値に設定される。
【００４７】
同期信号選択部405は同期信号検出部401の出力信号のD_SYNC信号とバイトカウンティング部403の出力信号のI_SYNC信号を入力して制御部408から出力される同期選択イネーブル信号(D_SYNC_EN及びI_SYNC_EN）の活性化状態によってD_SYNC信号またはI_SYNC信号を選択してA_SYNC信号を発生させる。
【００４８】
ブロックアドレスカウンティング部406はA_SYNC信号をカウントして保存しようとするブロックアドレスを出力させる。この際、カウントを開始する初期ブロックアドレス値は制御部408によって初期値に設定される。
【００４９】
制御部408に入力された命令を判読した後に、決定されたD_SYNC_ENまたはI_SYNC_ENが活性化したか否かによる各ブロックの細部的な動作は次の通りである。 第一に、制御部408によってD_SYNC_EN及びI_SYNC_ENのいずれも活性化されていると次の通りに動作する。
【００５０】
A_SYNC信号によってリセットされたバイトカウンティング部403は入力されるデータの１バイトごとにカウンティングを実行して１ブロック分に相当する数のバイトが入力された後にI_SYNC信号を出力する。
【００５１】
仮に、図３（Ａ）のようにI_SYNC信号は出力されたが、図３（Ｂ）のようにD_SYNC信号が検出されなかったとすると、これは同期信号が雑音によって検出されなかった場合である。
【００５２】
このように同期信号が雑音等によって検出されなかった場合、制御部408のI_SYNC_ENが活性化されて同期信号選択部405は雑音によってD_SYNC信号が検出されない区間でI_SYNC信号を選択してA_SYNC信号として出力する。従って、ブロックアドレスカウンティング部406はI_SYNC信号に応じて出力されるA_SYNC信号によってカウンティングされ、バイトカウンティング部403はA_SYNC信号によってリセットされた後、正常動作を実行し続ける。
【００５３】
即ち、従来の技術によれば図３（Ｃ）のようにブロックアドレスＮ＋１に存在するデータが失われるが、本発明によればI_SYNC信号によって図３（Ｄ）のようにブロックアドレスＮ＋１に存在するデータを失わずにメモリに保存し得る。
【００５４】
しかし、仮に検出されないD_SYNC信号の次に、I_SYNC信号発生前に正常に検出されたD_SYNC信号が存在するとき、即ち検出されなかったD_SYNC信号をI_SYNC信号に取り替えた後、入力データのバイトをカウントして１ブロック分に相当するバイトの数が揃えられる前にD_SYNCが検出されたらトラックジャンプに該当する場合であるので、直前に検出されたD_SYNC信号によってバイトカウンティング部403はリセットされて再びカウントを行い、ブロックアドレスは変更されずに取り替えられたI_SYNC信号によって出力されたブロックアドレスを再使用するので、以後正常な動作を行い続ける。
【００５５】
即ち、トラックジャンプ発生の場合、従来の技術によれば図４（Ａ）のように入力データにブロックアドレスが含まれているのでブロックアドレスの差の分だけ記憶装置の不使用領域が大きくなるが、本発明によれば図４（Ｂ）のように入力データにブロックアドレスが含まれないのでトラックジャンプの場合にも記憶装置のブロックアドレスは順次に図５のように増加する。
【００５６】
第二に、制御部408によってD_SYNC_ENだけ活性化されていれば次の通りに動作する。
【００５７】
内部で発生したI_SYNC信号によってはブロックアドレスがカウンティングされなく、ブロックアドレスのカウンティングはひたすらD_SYNC信号のみによって実行される。従って、トラックジャンプの場合に同期状態フラグ発生部407でバイトクロックパルス発生部402をイネーブルさせる信号の活性化状態を解除することによってバイトカウンティング部403と書込みアドレスカウンティング部404はI_SYNC信号が発生した時点以後は動作を止め、次のD_SYNC信号のみによってブロックアドレスをカウンティングする。
【００５８】
第三に、制御部408によってI_SYNC_ENだけ活性化されていればD_SYNC信号に関係なくI_SYNC信号のみによってブロックアドレスはカウンティングし、バイトカウンティング部403と書込みアドレスカウンティング部404もI_SYNC信号のみによってリセットされて動作する。
【００５９】
以上のような動作によって、同期信号部の長さを伸ばさずに従来の技術のように同期信号のエラー検出確率を下げ、正常に検出されるべき同期信号を各種のノイズによって検出し損なった場合にもI_SYNC信号を利用してデータを失われる現像を防止し、トラックジャンプの場合にも順次にブロックアドレスが増加することにより記憶装置の不使用領域を取り除いた。
【００６０】
次に、別途の同期信号無しで直列に伝送されるデータを処理し、受信されたデータを保存するための装置及び方法について説明する。
【００６１】
図８（Ｃ）を参照すれば、伝送される１ブロックのデジタル直列データは全体Ｍバイトデータであり、各バイトはＮビットよりなる。
【００６２】
ブロックデータ間を区分するためのブロック区分信号を先に伝送した後、１バイトデータ区間の開始を知らせる開始信号、Ｎビットよりなる１バイトのデータ及び各バイトデータを区分するためのバイト区分信号よりなる１バイト単位のデータが連続して直列にＭバイトデータを伝送し続ける。ここで、ブロック区分信号は所定の時間区間Ｘ[μｓ]の間ロジック”Ｌ（ロー）”信号を保ち、開始信号は１ビットデータの周期(２×Ｙ[μｓ])ほどロジック”Ｈ”信号を保ち、バイト区分信号は１ビットデータの周期(２×Ｙ[μｓ])ほどロジック”Ｌ”信号を保つ。
【００６３】
図６は図８（Ｃ）に示した方式で伝送された直列データをブロック単位にメモリに保存するための装置の構成ブロック図である。入力データは図８（Ｃ）に示した形態で入力される。
【００６４】
第１カウンター801は入力データの論理値が”Ｌ”の場合にシステムクロックをカウントし、入力データの論理値が”Ｈ”の場合にはリセットされ、入力データの論理”Ｌ”の状態がＸ［μｓ］以上続くと一つのパルス信号を発生し、この信号が同期トリガー信号(SYNC_TRIG)となる。第１ＲＳフリップフロップ802は同期トリガー信号(SYNC_TRIG)がセット(SET)端子に入力されてその信号パルスによって同期信号(SYNC)を発生し、ブロックアドレスクロック信号(BA_CK)によってリセットされる。
【００６５】
第１Ｄフリップフロップ803はデータ入力端子に同期信号(SYNC)が、そしてクロック入力端子に入力データが入力され、入力データの上昇エッジ同期信号を検出してミス同期信号(MISS_SYNC)を発生する。このようなミス同期信号(MISS_SYNC)に対する説明は図７Ｉ〜VIIを参照して説明する。
【００６６】
同期信号(SYNC）は入力データの最初の伝送時からＸ［μｓ］が経った後ロジック”Ｈ”状態となる。仮に同期信号(SYNC)がロジック”Ｌ”状態の時入力データの最初の上昇エッジ信号がクロック端子に入力されれば、入力データの初期ロジック”Ｌ”区間がＸ［μｓ］より小さい場合に該当し規定されたデータ形式から外れる。従って、この場合は同期信号が検出されないことであるので、ミス同期信号(MISS_SYNC）は入力データの上昇エッジ部分でロジック”Ｈ”状態からロジック”Ｌ”状態に変わって出力される。しかし、仮に入力データの上昇信号が同期信号(SYNC）のロジック”Ｈ”状態で入力されれば同期信号が正しく検出されたことであるので、ミス同期信号(MISS_SYNC）はロジック”Ｈ”状態を保ち続ける。
【００６７】
第２Ｄフリップフロップ804はデータ入力端子に同期信号(SYNC)が、そしてクロック入力端子に同期トリガー信号(SYNC_TRIG)が入力されて、同期信号が発生された状態で再度同期トリガー信号が発生すれば(即ち、以前の同期信号が不正確に検出されたら)ロジック”Ｈ”のE信号を発生し、該E信号はＭバイトカウンター811に加算器を通じて入力されてそのカウンターをリセットさせる。
【００６８】
第２カウンター805は同期信号(SYNC)がロジック”Ｈ”の時イネーブルされてシステムクロックをカウンターして、Ｙ［μｓ］(１ビットデータの長さが２×Ｙ［μｓ］である。）周期を持ったパルス信号のA信号を発生する。そして、A信号及びC信号によってリセットされる。Ｔ−フリップフロップ809はA信号を２分周してデータラッチクロック信号(DATA_LATCH_CK)を発生し、該信号は外部のデータラッチ部(図示せず)に出力される。入力データを第２ＲＳフリップフロップ808に出力するデータラッチ部はデータラッチクロック信号(DATA_LATCH_CK）の上昇エッジから入力データをトリガーしてラッチする。
【００６９】
Ｎビットカウンター806はA信号のパルス数がＮ個である時所定の制御信号を発生する。第１パルス発生器807はＮビットカウンター806の制御信号に応じてＮビット単位のパルス信号(B信号)を発生する。このB信号はＮビットカウンター806及び第２ＲＳフリップフロップ808をリセットさせる。データラッチクロック信号(DATA_LATCH_CK)によってデータラッチ部(図示せず)でラッチされたＮビットの入力データはB信号によってデータ直/並列変換部(図示せず)で並列データに変換される。
【００７０】
タイミング制御器810はメモリに多種のデータを記録する際に発生いうる衝突を防止するために他の種類のデータが記録されない時間に目的データを記録できるようにＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)を発生する。このクロック信号はB信号と位相が同一な信号であって、ロジック”Ｈ”区間で前記並列データがメモリに記録され、そのクロック信号の下降エッジでＭバイトカウンター811の出力値を一つ増加させる。
【００７１】
Ｍバイトカウンター811はＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)がクロック端子に入力されてそのクロック信号の下降エッジで出力値が一つ増加し、その値はメモリのアドレスとして用いられる。そして、D信号、E信号及び同期信号(SYNC)に応じてリセットされる。第２パルス発生器812はＭバイトカウンター811の出力値がＭの時パルス信号(D）信号を発生し、Ｍバイトカウンター811をリセットさせる。また、第２パルス発生器812はブロックアドレスクロック信号(BA_CK)を発生して第１ＲＳフリップフロップ802のリセット端子に入力されて同期信号(SYNC)をロジック”Ｌ”状態に落とす。このクロック信号をカウントしてブロックアドレスとして用い得る。
【００７２】
第２ＲＳフリップフロップ808は入力データの上昇エッジで出力信号Cをロジック”Ｈ”とセットして第２カウンター805のリセット状態を解除し、B信号によってＮビットデータの伝送が完了するごとに出力信号Cをロジック”Ｌ”とリセットして第２カウンター805をリセットさせる。
【００７３】
図６に示した装置の動作に関連した信号を要約すれば次の通りである。
【００７４】
同期トリガー信号(SYNC_TRIG）は第１カウンター801から入力データがＸ［μｓ］以上の時間ロジック”Ｌ”を保持した場合に発生されるパルス信号である。同期信号(SYNC）は同期トリガー信号(SYNC_TRIG）の上昇エッジでロジック”Ｈ”となり、ブロックアドレスクロック信号(BA_CK）の上昇エッジでロジック”Ｌ”となる。
【００７５】
ミス同期信号(MISS_SYNC）は入力データの上昇エッジで同期信号(SYNC)をラッチした信号であって、正常の動作状態の時はロジック”Ｈ”となる。さらに、前記ミス同期信号は同期信号の検出されたか否かを示す信号であって、ロジック”Ｌ”の時は入力データのロジック”Ｌ”区間がＸ［μｓ］より短い場合であるので同期信号でないことを意味する。
【００７６】
E信号は同期トリガー信号(SYNC_TRIG）の上昇エッジで同期信号(SYNC)をラッチした信号であって、同期信号は同期トリガー信号の上昇エッジでロジック”Ｈ”となり、正常な動作状態の時はロジック”Ｌ”となり、異常な動作状態の時はロジック”Ｈ”となる。
【００７７】
A信号は同期信号(SYNC)がロジック”Ｈ”の期間にＹ[μｓ]周期で発生されるパルス信号である。データラッチクロック(DATA_LATCH_CK）はA信号を２分周した信号であって、伝送される入力データをデータラッチ部(図示せず)がトリガーしてラッチさせるクロック信号である。
【００７８】
C信号はＮビットデータ単位に発生されるパルス信号である。C信号は入力データの上昇エッジによってセットされて第２カウンター805のリセット状態を解除して動作させ、Ｎビットデータの伝送が完了するごとにごとにB信号によってリセットされることにより第２カウンター805をリセットした後に入力データの上昇エッジが伝送されるまでその状態を保つ信号である。
【００７９】
ＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK）は伝送された入力データをメモリにバッファリングする時用いられる信号であって、Ｎビットデータごとに一つのパルスを発生し、B信号と位相が同一である。
【００８０】
ブロックアドレスクロック信号(BA_CK）はＭバイトの入力データが全て伝送されたことを示す信号である。D信号はＭバイトカウンター811の出力値がＭの時ロジック”Ｌ”となってＭバイトカウンター811をリセットさせる。
【００８１】
図７Ｉ〜VIIは前記信号のうち一部信号に対する波形図である。図７Ｉは入力データ、図７IIはA信号、図７IIIはデータラッチクロック信号(DATA_LATCH_CK)、図７IVは同期信号(SYNC)、図７VはＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)、図７VIはブロックアドレスクロック信号(BA_CK)、そして図７VIIは同期トリガー信号(SYNC_TRIG)を示す。
【００８２】
図６及び図７Ｉ〜VIIを参照して本発明による装置の動作を説明する。
【００８３】
同期信号(SYNC)が検出されたら第２カウンター805が動作し、第２カウンター805はＹ[μｓ]だけカウントした後リセットされてA信号を発生し、A信号を２分周して得られるデータラッチクロック信号(DATA_LATCH_CK）の上昇エッジに入力データが直列に入力される。直列に入力されたＮビットのデータを第１パルス発生器807の出力信号Bによって並列データに変換する。メモリにデータを記録する時、他の種類のデータも共に記録することが普通であって、これらのタイミング調整のためにＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)を発生する。ＲＡＭバッファリングクロック信号はB信号と位相が同一であり、ロジック”Ｈ”の区間でデータをメモリに記録させ、下降エッジでＭバイトカウンター811のカウント値を増加させる。該Ｍバイトカウンター811のカウント値はメモリのアドレスとして用いられる。Ｍバイトカウンター811の出力ビット数をＫとしたのはＭを二進数で表現するためである。例えばＭが１６の場合にＫは４である。同期信号(SYNC)が検出されＮビットのデータが全て入力された後、Ｎビットの最初の上昇エッジが発生するまで第２カウンター805はリセットされ、その上昇エッジが入力されると第２カウンター805は再びカウントを始める。このようにＭバイトの直列入力データが全て入力されたら第２パルス発生器812の出力信号のブロックアドレスクロック信号(BA_CK)によって同期信号(SYNC）は論理”Ｌ”状態となる。ブロックアドレスクロック信号(BA_CK）はメモリのブロックアドレスとして用いられ、データブロック(Ｍバイト）の伝送が完了したことを意味する。
【００８４】
【発明の効果】
以上述べてように本発明によれば、同期信号が検出される場合の他に、その同期信号を検出できなかった場合にも伝送されるデータのシンボル数をカウントし、それに対応する信号を発生させて正常のブロックアドレスを発生させることによって、入力データに雑音が含まれて同期信号が損なわれてもそのデータを消失せずにメモリに蓄積させ得る。
【００８５】
そして、トラックジャンピングの場合にも順次にブロックアドレスを増加させて用いられない記憶装置の領域を取り除くことによって、メモリを効率よく用い得る。
【００８６】
最後に、別の同期信号やデータクロック無しで直列データを伝送し、このように直列に伝送されたデータから同期信号、データラッチ信号及びメモリアドレス信号などを発生させて伝送されたデータをメモリに保存することによって、簡単な方式で直列データの伝送を行うことができ、且つこのような方式で伝送されたデータを簡単なハードウェア構成でエラー無しにメモリに保存することができる。
【図面の簡単な説明】
【図１】本発明によるパリティチェック可能なブロックアドレスコードを含むデータを処理するためのデータ処理装置の構成図である。
【図２】本発明によるパリティチェック可能なコードを含まないデータを処理するためのデータ処理装置の構成図である。
【図３】図３（Ａ）〜（Ｄ）は同期信号が検出されない場合の従来の技術及び本発明において保存されるデータの状態を示したものである。
【図４】図４（Ａ）及び（Ｂ）はトラックジャンプ発生時の従来の技術及び本発明において保存されるデータの状態を示したものである。
【図５】メモリに保存されるデータのブロックアドレス及び書込みアドレスを示したものである。
【図６】本発明による別の同期信号を有しないデータを処理するためのデータ処理装置の構成図である。
【図７】図７Ｉ〜VIIは図６に示した装置に関連した信号に対する波形図である。
【図８】（Ａ）は直列に伝送されるデジタル信号の仕様のうち、パリティチェック可能なブロックアドレスコードを含むデータの構成図である。
（Ｂ）は直列に伝送されるデジタル信号の仕様のうち、パリティチェック可能なコードを含まないデータの構成図である。
（Ｃ）は別の同期信号無しに伝送されるデータの構成図である。
【図９】従来の技術による直列入力データ処理装置の構成図である。
【発明の属する技術分野】
本発明はデータ処理方法及び装置に係り、特に直列に伝送される各種デジタルデータを受信してメモリのブロックアドレスを指定するためのデータ処理装置及び方法とこれを用いたデータ蓄積制御装置に関する。
【０００２】
【従来の技術】
直列データがブロック単位に区分されて記録媒体に保存されたり、或いは伝送される場合に、直列データを各ブロックに区分するためにブロックのヘッドに同期信号を挿入させる。前記同期信号は、同期信号検出装置で前記同期信号を正確に検出できるよう、実際のデータで発生されない形式を有するのが好ましい。しかし、アナログビデオ信号とデジタルビデオ信号を記録媒体に同時に書込む時、実際に同期信号として用いられるデータの形式が同一である確率が高まるため、同期信号の検出に失敗してエラーが発生される確率(エラー検出確率)も高くなる。この際、同期信号として用いられるデータの長さを伸ばすと検出エラー確率が下げられるが、記録可能な周波数帯域が縮まり、よってデータの伝送速度も低くなる。
【０００３】
通常、直列に伝送されるデジタル信号の１ブロックデータの構成は図８（Ａ）に示した通りである。即ち、１ブロック周期に相当する１ブロックデータは同期信号(SYNC)、ＩＤコード(ID)、ブロックアドレスコード(BA)、エラー訂正コード(EDC)及び直列デジタルデータ(D0．．．Dn)よりなる。即ち、同期信号に加えてＩＤコード(ID)、ブロックアドレスコード(BA)のパリティを検査することによって同期信号の検出エラー確率を下げる得る。
【０００４】
このような形式で伝送されるデータより同期信号を検出する装置は米国特許番号5228041(SYNC SIGNAL DETECTION SYSTEM IN A MEMORY SYSTEM FOR RECORDING AND REPRODUCING BLOCK UNIT DATA)に開示されている。これによれば、同期信号を検出して各同期信号が検出されるごとにクロックを発生させてブロックアドレスをカウントアップ(又は、カウントダウン)し、伝送されるブロックアドレスを検出してカウントアップ(又は、カウントダウン)されたブロックアドレスと一致するかを比較する。そして、伝送されたＩＤコード(ID)及びブロックアドレスコード(BA）のパリティを検査し、そのパリティが正しいと、正確な同期信号を検出したと判断し、ブロックアドレスをカウントアップ(又は、カウントダウン)するクロックがブロックアドレスカウンター回路に入力される。
【０００５】
伝送されたＩＤコード(ID)及びブロックアドレスコード(BA）のパリティ検査が成功すると、伝送されたブロックアドレスとカウントアップ(又は、カウントダウン)したブロックアドレスとを比較する。この時、例えば、一つまたはそれ以上の同期信号が雑音などによって検出されないときに一つまたはそれ以上の内部ブロックアドレスはカウントされないのでカウントアップ(または、カウントダウン)したブロックアドレスは伝送されたブロックアドレスよりさらに小さくなるような場合のように、前記両ブロックアドレスが相異なる場合には伝送されたブロックアドレスをブロックアドレスカウンター回路に印加し、そのアドレスを記憶装置のアドレスとして出力させる。
【０００６】
通常、同期信号を含めてブロック単位に伝送される直列データに対してエラーが発生される場合は次の通りである。第一に、伝送されるデータのうち、同期信号のデータ形式と同一形式の信号がある場合であって、これは同期信号検出エラーを招く。第二に、伝送されるデータに雑音が含まれて同期信号が失われて伝送されたり同期信号の形式が変換されて伝送された場合であって、これによって同期信号検出不能が生じる。
【０００７】
第一の場合のエラーは、従来の技術によっても解決できるが、第二の場合のエラーは解決できなかった。即ち、従来の技術によれば、伝送されたデータの同期信号が各種雑音源によって検出されない場合にはデータが消失してしまう第１問題点があった。
【０００８】
図９に示したように、従来の技術ではデータの長さを記録時の周波数及びデータの伝送速度を低くせず、同期信号のエラー検出確率を低くするために図８（Ａ）のように同期信号部以外に伝送される識別コード（ＩＤコード）とブロックアドレス（ＢＡ：Block Address）を用いて同期信号を検出する。そして、各同期信号が検出される度にクロックを発生させてブロックアドレスをカウントアップし、伝送されるブロックアドレスを検出してカウントアップされたブロックアドレスと一致するかを比較する。パリティ確認部205では伝送される識別コードとブロックアドレスとのパリティを確認して異常のない場合正確な同期信号を検出したと見做され、この場合にブロックアドレスをカウントアップするクロックがブロックアドレスカウンター部206に入力される。
【０００９】
しかし、伝送される識別コードとブロックアドレスとのパリティ確認結果異常なく（同期信号が検出され）、伝送されたブロックアドレスと同期信号の発生時毎にカウントアップしたブロックアドレスを比較して相異なる場合には伝送されたブロックアドレス値をブロックアドレスカウンター部206に印可してその値を記憶装置のアドレスを調整するための出力端子に送る。
【００１０】
以上のような従来の技術では、同期信号のエラー検出確率を同期信号の長さを拡張させずに下げる効果があるが、伝送されるブロックの形式が常に同期信号部の他に図８（Ａ）のようにパリティ確認が可能なコード(識別コード、ブロックアドレス、エラー検出コード)などが存在すべきである。このように、ブロックアドレスが同期信号を検出するためのデータとして用いられているのでトラックジャンプなどの場合には用いられない記憶領域が生ずる第２問題点があった。
【００１１】
ところが、前述した従来技術は、伝送されるブロックデータに同期信号以外のパリティ検査のためのコードが常に存在すべきであるが、ノイズにより同期信号が検出できない場合にはそれに該当するブロックアドレスのデータを失ってしまい、ブロックデータを伝送するラインの他にそのデータをラッチするためのクロックラインがさらに必要となる第３の問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明の第１目的は、ブロックアドレスコードを含むブロック単位に伝送される直列デジタルデータにおいて雑音によって同期信号が検出されなかった場合にも有効な同期信号を発生させて有効なブロックアドレスを発生するためのデータ処理装置を提供することにある。
【００１３】
本発明の第２目的は、ブロックアドレスコードを含まないブロック単位に伝送される直列デジタルデータにおいて雑音によって同期信号が検出できなかった場合にも有効な同期信号を発生させて有効なブロックアドレスを発生させ、トラックジャンピングの場合にも順次にブロックアドレスを増加させて用いられない記憶装置の領域を取り除くためのデータ処理装置を提供することにある。
【００１４】
本発明の第３目的は、別途のクロックラインやパリティコードの付加無しに直列データを伝送するデータ処理方法を提供することにある。
【００１５】
本発明の第４目的は、別途のクロックラインやパリティコードの付加無しに伝送された直列データをブロック単位にメモリに保存するためのデータ蓄積制御装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記第１目的を達成するために本発明によるデータ処理装置は、同期信号、ＩＤコード、ブロックアドレスコード、エラー訂正コード及び目的データよりなるブロックデータが連続して直列に伝送される場合、そのブロックデータから同期信号を検出し、そのブロックデータに含まれた目的データをメモリに記録するためのブロックアドレスを発生するための装置において、第１、２信号発生手段、クロック信号発生手段、カウント手段、ブロックアドレスラッチ手段、パリティ検査手段及びブロックアドレス発生手段を具備する。
【００１７】
前記第１信号発生手段は伝送されたブロックデータから同期信号を検出した時、第１信号を発生させ、第２信号発生手段は伝送されたデータシンボル数が１ブロックデータのシンボル数に該当する時、第２信号を発生させる。こうすれば、クロック信号発生手段は第１、２信号が発生されるごとにクロック信号を発生させる。カウント手段は最初のブロックデータが入力される時にリセットされ、クロック信号がカウンティングする。その後、ブロックアドレスラッチ手段は伝送されたブロックデータからブロックアドレスコードを検出し、そのブロックデータに対するブロックアドレスを発生し、現在伝送されるブロックデータに対する第１ブロックアドレス及びその以前に伝送されたブロックデータに対する第２ブロックアドレスをラッチさせる。その後、パリティ検査手段によってデータのエラーを検査してから、ブロックアドレス発生手段は前記カウント手段のカウント値をメモリのブロックアドレスとして出力し、仮に、前記第１ブロックアドレスと前記カウント手段のカウント値が一致しなく、第１ブロックアドレスと第２ブロックアドレスの値との差が１より大きく、且つ現在伝送されたブロックデータに対するパリティ検査にエラーがなければ、前記第１ブロックアドレスを前記カウント手段のカウント値としてロードさせてブロックアドレスを発生させる。
【００１８】
前記第２目的を達成するために本発明によるデータ処理装置は、同期信号及び目的データよりなるブロックデータが連続して直列に伝送される場合、そのブロックデータから同期信号を検出し、そのブロックデータに含まれた目的データをメモリに記録するためのブロックアドレスを発生させるデータ処理装置において、同期信号検出部、バイトクロック発生部、バイトカウンティング部、書込みアドレスカウンティング部、同期信号選択部、ブロックアドレスカウンティング部及び各種インネーブル信号及び初期値を発生させる制御部を具備する。
【００１９】
前記同期信号検出部は入力されるデータより同期信号が検出される場合にD_SYNC信号を発生させる。そして、バイトクロック発生部はデータの１バイト当たり１バイトクロックパルスを発生させ、バイトカウンティング部は前記バイトクロックパルスをカウントしてバイト値と同一な場合にI_SYNC信号を発生させ、D_SYNC信号またはI_SYNC信号のうちから選択されたA_SYNC信号によってリセットされる。そして、書込みアドレスカウンティング部はA_SYNC信号によってリセットされ、制御部から印加される初期書込みアドレスよりバイトクロックパルスをカウンティングされた値として書込みアドレスを発生させる。その後、同期信号選択部は制御部から選択されたイネーブル信号によってD_SYNC信号またはI_SYNC信号を選択してA_SYNC信号を発生させる。次いで、ブロックアドレスカウンティング部はA_SYNC信号をカウントしてブロックアドレス値を発生させる。
【００２０】
前記第３目的を達成するために本発明によるデータ処理方法は、所定数のバイトデータを含むブロックデータを別途の同期信号無しで直列に伝送するための方法において、ブロック区分信号を伝送する段階、バイトデータを伝送する段階及び前記段階を繰り返す段階を具備する。
【００２１】
前記ブロック区分信号はブロックデータの間を区分するための信号であって、所定の時間区間の間、第１論理レベルを保ち、前記開始信号は前記データ信号の１ビットデータの周期より長く前記第１論理レベルの反転レベルの第２論理レベルを保ち、前記終了信号は前記データ信号の１ビットデータの周期より長く前記第１論理レベルを保つことが望ましい。そして、前記バイトデータを伝送する段階はバイト単位のデータを連続して直列に１ブロックデータに含まれた全てのバイトデータを伝送する。
【００２２】
前記第４目的を達成するために本発明によるデータ蓄積制御装置は、Ｍバイトデータよりなる１ブロックのデータを直列に伝送するために、ブロックデータ間を区分するためのブロック区分信号を伝送した後、１バイトデータの開始を知らせる開始信号、１バイトのデータ信号及び１バイトデータの終了を知らせる終了信号よりなる１バイト単位のデータを連続して直列にＭバイトデータを伝送し、その後、ブロックデータに対しても前記過程を繰り返す直列データ伝送方式によって伝送されるデータをメモリに保存するための装置において、同期信号発生手段、ラッチ信号発生手段、データラッチ手段及びアドレス発生手段を具備する。
【００２３】
前記同期信号発生手段はブロック区分信号を検出して同期信号を発生させる。こうすれば、ラッチ信号発生手段は同期信号によってイネーブルされてラッチ信号を発生させ、データラッチ手段は入力される１バイトデータをラッチ信号によってラッチした後に並列データに変換させる。その後、アドレス発生手段は入力データのバイト数に応じてメモリに記録するためのアドレスを発生させる。
【００２４】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施例を詳細に説明する。
【００２５】
図１は本発明によるパリティチェック可能なブロックアドレスコードを含むデータを処理するためのデータ処理装置の構成図である。即ち、図１に示した発明の構成は図８（Ａ）に示した形式のデータを処理するための装置に関するものである。
【００２６】
一つの入力端子にはヘッドのスイッチングによって周期的に発生されるパルス信号のヘッドスイッチング信号が入力され、別の入力端子には図８（Ａ）に示したデータ形式に伝送される直列入力データが入力される。
【００２７】
同期信号検出部301は伝送される入力データより同期信号を検出して出力する。同期信号生成部302は伝送される直列データのシンボル数をカウントして１ブロックに該当するシンボルの数をカウントした時、所定の信号を発生し、その発生された信号または同期信号検出部301の同期信号によってリセットされる。ORゲート305は同期信号検出部301から検出された同期信号及び同期信号生成部302から発生された信号を論理ORしてクロック信号を発生する。
【００２８】
ブロックアドレスカウンター306はヘッド−スイッチング信号によってリセットされ、ORゲート305より発生されたクロック信号によってカウントアップしてそのカウント値をブロックアドレス(NB)として出力する。ANDゲート309からロード信号(LOAD)が入力されるとブロックアドレスカウンター306はブロックアドレスA2をローディングする。
【００２９】
ブロックアドレスラッチ部303は伝送されたブロックデータからブロックアドレスコードを検出してブロックアドレスを発生し、現在伝送されるブロックデータのブロックアドレスA2及びこれより１ブロック以前のブロックデータのブロックアドレスA1をラッチする。
【００３０】
ブロックアドレス比較部307はブロックアドレスラッチ部303から出力されたブロックアドレスA2とブロックアドレスカウンター306の出力(NB)を比較して値が相異なる場合にイネーブル信号を発生してブロックアドレス計算部308に出力する。
【００３１】
ブロックアドレス計算部308はブロックアドレス比較部307から発生されたイネーブル信号によってイネーブルされ、ブロックアドレスラッチ部303から出力されたブロックアドレスのA1とA2の値の差を求め、その差が１以上の場合にロジック”Ｈ（ハイ）”信号を発生する。パリティ検査部304は伝送された直列データのパリティを検査し、パリティ検査にエラーがなければロジック”Ｈ”信号を発生する。ANDゲート309はブロックアドレス計算部308の出力信号及びパリティ検査部304の出力信号を入力し、これら信号が全てロジック”Ｈ”の時ローディング信号を発生してブロックアドレスカウンター306に出力する。
【００３２】
直列に伝送されるデータに雑音が含まれて同期信号が失われて伝送されたり、同期信号の形式が変わって伝送された場合には、第一に、データが１ブロック以上飛ばしてから正常に伝送される場合と、第二に、伝送されるデータに雑音が含まれて異常な同期信号或いは異常なブロックアドレスが入力される場合とがある。
【００３３】
以下、各々上記二つの場合について本発明による装置の動作を説明する。
【００３４】
第一に、データが１ブロック以上飛ばしてから正常に伝送される場合である。
【００３５】
ブロックアドレスラッチ部303によってラッチされた現在のブロックアドレスA2とブロックアドレスカウンター306の出力信号のNBが相異なる場合にはブロックアドレス計算部308をイネーブルさせ、ブロックアドレス計算部308はA1とA2の差を求め、その値が１より大きければ(即ち、データが１ブロック以上飛ばしたことを意味する)ロジック”Ｈ”をANDゲート309に出力する。そして、その時のパリティ検査結果が正常であればパリティ検査部304もロジック”Ｈ”をANDゲート309に出力する。
【００３６】
上記の条件をいずれも満足すれば１ブロック以上飛ばした(A2−A1≠1)正常の同期信号であるので、ブロックアドレスカウンター306はANDゲート309の出力信号をロード(LOAD)信号として現ブロックアドレスA2をロードし、その値から再びカウントを始める。これによって、次に伝送されるブロックアドレスとブロックアドレスカウンター306のカウンター値が一致し続けられる。
【００３７】
第二に、伝送されるデータに雑音が混入して正常な同期信号の位置に異常な同期信号或いは異常なブロックアドレスが入力される場合である。
【００３８】
同期信号が正常に検出されたらその同期信号に応じてブロックアドレスカウンター306をカウントアップし、同期信号が正常に検出されないと伝送されたデータのシンボル数をカウントした値が所定の数に達する時、同期信号生成部302によって発生された同期信号に応じてブロックアドレスカウンター306をカウントアップする。従って同期信号が毀損して入力されても正常な同期信号を発生させてそのブロックデータに対するアドレスが出力できる。
【００３９】
仮に、伝送されるブロックアドレスが正常であればブロックアドレス比較部307によってブロックアドレス計算部308がイネーブルされ、A2とA1との差が１なら正常なブロックアドレスと判断し、ブロックアドレスカウンター306は検出後時間的に遅延された同期信号によってカウントアップされ正常動作を行い続ける。
【００４０】
ブロックアドレスが連続的に損なわれてA2とA1の差が偶然に１となるケースは確率上ほとんど期待し難いが、このような場合が発生してもブロックアドレス比較部307によってカウント値(NB)と伝送されるブロックアドレスとを比較し続けるので１ブロック以後には正常に動作できる。
【００４１】
以上述べたような本発明によれば、同期信号が検出される場合だけではなく、その同期信号を検出できない場合にも伝送されるデータのシンボル数をカウントしてそれに対応する信号を発生させて正常のブロックアドレスを発生させることによって、入力データに雑音が含まれて同期信号が毀損されてもそのデータを消失せずにメモリに蓄積させ得る。
【００４２】
次いで、図２は本発明に係るパリティチェック可能なブロックアドレスコードを含まないデータを処理するためのデータ処理装置の構成図である。即ち、図２に示した発明の構成は図８（Ｂ）のように構成されたデータを処理するためのデータ処理装置に関するものである。
【００４３】
同期信号検出部401は入力される直列データに含まれた同期パターンを検出して検出同期信号のD_SYNC信号を発生させる。
【００４４】
バイトクロックパルス発生部402は入力される直列データのバイト単位に一つのパルス信号を発生させる。即ち、バイト数をカウンティングするためのバイトクロックパルスを発生させる役割を果たす。
【００４５】
バイトカウンティング部403はバイトクロックパルスをカウントして、上記データを構成する１ブロック単位に決まったバイト数をカウトするごとに一つのパルスを発生させる。即ち、カウンティング値が同期信号をなすバイトの数とメインデータのバイト数とを合せた値に到達した時、内部同期信号のI_SYNC信号を発生させる。そして、同期信号選択部405で選択された同期信号のA_SYNC信号によってバイトカウンティング部403をリセットさせる。
【００４６】
書込みアドレスカウンティング部404は前記バイトクロック発生部402から出力されたバイトクロックパルスをカウントして保存しようとするブロックアドレス内の書込みアドレスを出力させる。この際、カウントを開始する初期書込みアドレス値は制御部408によって初期値に設定される。
【００４７】
同期信号選択部405は同期信号検出部401の出力信号のD_SYNC信号とバイトカウンティング部403の出力信号のI_SYNC信号を入力して制御部408から出力される同期選択イネーブル信号(D_SYNC_EN及びI_SYNC_EN）の活性化状態によってD_SYNC信号またはI_SYNC信号を選択してA_SYNC信号を発生させる。
【００４８】
ブロックアドレスカウンティング部406はA_SYNC信号をカウントして保存しようとするブロックアドレスを出力させる。この際、カウントを開始する初期ブロックアドレス値は制御部408によって初期値に設定される。
【００４９】
制御部408に入力された命令を判読した後に、決定されたD_SYNC_ENまたはI_SYNC_ENが活性化したか否かによる各ブロックの細部的な動作は次の通りである。 第一に、制御部408によってD_SYNC_EN及びI_SYNC_ENのいずれも活性化されていると次の通りに動作する。
【００５０】
A_SYNC信号によってリセットされたバイトカウンティング部403は入力されるデータの１バイトごとにカウンティングを実行して１ブロック分に相当する数のバイトが入力された後にI_SYNC信号を出力する。
【００５１】
仮に、図３（Ａ）のようにI_SYNC信号は出力されたが、図３（Ｂ）のようにD_SYNC信号が検出されなかったとすると、これは同期信号が雑音によって検出されなかった場合である。
【００５２】
このように同期信号が雑音等によって検出されなかった場合、制御部408のI_SYNC_ENが活性化されて同期信号選択部405は雑音によってD_SYNC信号が検出されない区間でI_SYNC信号を選択してA_SYNC信号として出力する。従って、ブロックアドレスカウンティング部406はI_SYNC信号に応じて出力されるA_SYNC信号によってカウンティングされ、バイトカウンティング部403はA_SYNC信号によってリセットされた後、正常動作を実行し続ける。
【００５３】
即ち、従来の技術によれば図３（Ｃ）のようにブロックアドレスＮ＋１に存在するデータが失われるが、本発明によればI_SYNC信号によって図３（Ｄ）のようにブロックアドレスＮ＋１に存在するデータを失わずにメモリに保存し得る。
【００５４】
しかし、仮に検出されないD_SYNC信号の次に、I_SYNC信号発生前に正常に検出されたD_SYNC信号が存在するとき、即ち検出されなかったD_SYNC信号をI_SYNC信号に取り替えた後、入力データのバイトをカウントして１ブロック分に相当するバイトの数が揃えられる前にD_SYNCが検出されたらトラックジャンプに該当する場合であるので、直前に検出されたD_SYNC信号によってバイトカウンティング部403はリセットされて再びカウントを行い、ブロックアドレスは変更されずに取り替えられたI_SYNC信号によって出力されたブロックアドレスを再使用するので、以後正常な動作を行い続ける。
【００５５】
即ち、トラックジャンプ発生の場合、従来の技術によれば図４（Ａ）のように入力データにブロックアドレスが含まれているのでブロックアドレスの差の分だけ記憶装置の不使用領域が大きくなるが、本発明によれば図４（Ｂ）のように入力データにブロックアドレスが含まれないのでトラックジャンプの場合にも記憶装置のブロックアドレスは順次に図５のように増加する。
【００５６】
第二に、制御部408によってD_SYNC_ENだけ活性化されていれば次の通りに動作する。
【００５７】
内部で発生したI_SYNC信号によってはブロックアドレスがカウンティングされなく、ブロックアドレスのカウンティングはひたすらD_SYNC信号のみによって実行される。従って、トラックジャンプの場合に同期状態フラグ発生部407でバイトクロックパルス発生部402をイネーブルさせる信号の活性化状態を解除することによってバイトカウンティング部403と書込みアドレスカウンティング部404はI_SYNC信号が発生した時点以後は動作を止め、次のD_SYNC信号のみによってブロックアドレスをカウンティングする。
【００５８】
第三に、制御部408によってI_SYNC_ENだけ活性化されていればD_SYNC信号に関係なくI_SYNC信号のみによってブロックアドレスはカウンティングし、バイトカウンティング部403と書込みアドレスカウンティング部404もI_SYNC信号のみによってリセットされて動作する。
【００５９】
以上のような動作によって、同期信号部の長さを伸ばさずに従来の技術のように同期信号のエラー検出確率を下げ、正常に検出されるべき同期信号を各種のノイズによって検出し損なった場合にもI_SYNC信号を利用してデータを失われる現像を防止し、トラックジャンプの場合にも順次にブロックアドレスが増加することにより記憶装置の不使用領域を取り除いた。
【００６０】
次に、別途の同期信号無しで直列に伝送されるデータを処理し、受信されたデータを保存するための装置及び方法について説明する。
【００６１】
図８（Ｃ）を参照すれば、伝送される１ブロックのデジタル直列データは全体Ｍバイトデータであり、各バイトはＮビットよりなる。
【００６２】
ブロックデータ間を区分するためのブロック区分信号を先に伝送した後、１バイトデータ区間の開始を知らせる開始信号、Ｎビットよりなる１バイトのデータ及び各バイトデータを区分するためのバイト区分信号よりなる１バイト単位のデータが連続して直列にＭバイトデータを伝送し続ける。ここで、ブロック区分信号は所定の時間区間Ｘ[μｓ]の間ロジック”Ｌ（ロー）”信号を保ち、開始信号は１ビットデータの周期(２×Ｙ[μｓ])ほどロジック”Ｈ”信号を保ち、バイト区分信号は１ビットデータの周期(２×Ｙ[μｓ])ほどロジック”Ｌ”信号を保つ。
【００６３】
図６は図８（Ｃ）に示した方式で伝送された直列データをブロック単位にメモリに保存するための装置の構成ブロック図である。入力データは図８（Ｃ）に示した形態で入力される。
【００６４】
第１カウンター801は入力データの論理値が”Ｌ”の場合にシステムクロックをカウントし、入力データの論理値が”Ｈ”の場合にはリセットされ、入力データの論理”Ｌ”の状態がＸ［μｓ］以上続くと一つのパルス信号を発生し、この信号が同期トリガー信号(SYNC_TRIG)となる。第１ＲＳフリップフロップ802は同期トリガー信号(SYNC_TRIG)がセット(SET)端子に入力されてその信号パルスによって同期信号(SYNC)を発生し、ブロックアドレスクロック信号(BA_CK)によってリセットされる。
【００６５】
第１Ｄフリップフロップ803はデータ入力端子に同期信号(SYNC)が、そしてクロック入力端子に入力データが入力され、入力データの上昇エッジ同期信号を検出してミス同期信号(MISS_SYNC)を発生する。このようなミス同期信号(MISS_SYNC)に対する説明は図７Ｉ〜VIIを参照して説明する。
【００６６】
同期信号(SYNC）は入力データの最初の伝送時からＸ［μｓ］が経った後ロジック”Ｈ”状態となる。仮に同期信号(SYNC)がロジック”Ｌ”状態の時入力データの最初の上昇エッジ信号がクロック端子に入力されれば、入力データの初期ロジック”Ｌ”区間がＸ［μｓ］より小さい場合に該当し規定されたデータ形式から外れる。従って、この場合は同期信号が検出されないことであるので、ミス同期信号(MISS_SYNC）は入力データの上昇エッジ部分でロジック”Ｈ”状態からロジック”Ｌ”状態に変わって出力される。しかし、仮に入力データの上昇信号が同期信号(SYNC）のロジック”Ｈ”状態で入力されれば同期信号が正しく検出されたことであるので、ミス同期信号(MISS_SYNC）はロジック”Ｈ”状態を保ち続ける。
【００６７】
第２Ｄフリップフロップ804はデータ入力端子に同期信号(SYNC)が、そしてクロック入力端子に同期トリガー信号(SYNC_TRIG)が入力されて、同期信号が発生された状態で再度同期トリガー信号が発生すれば(即ち、以前の同期信号が不正確に検出されたら)ロジック”Ｈ”のE信号を発生し、該E信号はＭバイトカウンター811に加算器を通じて入力されてそのカウンターをリセットさせる。
【００６８】
第２カウンター805は同期信号(SYNC)がロジック”Ｈ”の時イネーブルされてシステムクロックをカウンターして、Ｙ［μｓ］(１ビットデータの長さが２×Ｙ［μｓ］である。）周期を持ったパルス信号のA信号を発生する。そして、A信号及びC信号によってリセットされる。Ｔ−フリップフロップ809はA信号を２分周してデータラッチクロック信号(DATA_LATCH_CK)を発生し、該信号は外部のデータラッチ部(図示せず)に出力される。入力データを第２ＲＳフリップフロップ808に出力するデータラッチ部はデータラッチクロック信号(DATA_LATCH_CK）の上昇エッジから入力データをトリガーしてラッチする。
【００６９】
Ｎビットカウンター806はA信号のパルス数がＮ個である時所定の制御信号を発生する。第１パルス発生器807はＮビットカウンター806の制御信号に応じてＮビット単位のパルス信号(B信号)を発生する。このB信号はＮビットカウンター806及び第２ＲＳフリップフロップ808をリセットさせる。データラッチクロック信号(DATA_LATCH_CK)によってデータラッチ部(図示せず)でラッチされたＮビットの入力データはB信号によってデータ直/並列変換部(図示せず)で並列データに変換される。
【００７０】
タイミング制御器810はメモリに多種のデータを記録する際に発生いうる衝突を防止するために他の種類のデータが記録されない時間に目的データを記録できるようにＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)を発生する。このクロック信号はB信号と位相が同一な信号であって、ロジック”Ｈ”区間で前記並列データがメモリに記録され、そのクロック信号の下降エッジでＭバイトカウンター811の出力値を一つ増加させる。
【００７１】
Ｍバイトカウンター811はＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)がクロック端子に入力されてそのクロック信号の下降エッジで出力値が一つ増加し、その値はメモリのアドレスとして用いられる。そして、D信号、E信号及び同期信号(SYNC)に応じてリセットされる。第２パルス発生器812はＭバイトカウンター811の出力値がＭの時パルス信号(D）信号を発生し、Ｍバイトカウンター811をリセットさせる。また、第２パルス発生器812はブロックアドレスクロック信号(BA_CK)を発生して第１ＲＳフリップフロップ802のリセット端子に入力されて同期信号(SYNC)をロジック”Ｌ”状態に落とす。このクロック信号をカウントしてブロックアドレスとして用い得る。
【００７２】
第２ＲＳフリップフロップ808は入力データの上昇エッジで出力信号Cをロジック”Ｈ”とセットして第２カウンター805のリセット状態を解除し、B信号によってＮビットデータの伝送が完了するごとに出力信号Cをロジック”Ｌ”とリセットして第２カウンター805をリセットさせる。
【００７３】
図６に示した装置の動作に関連した信号を要約すれば次の通りである。
【００７４】
同期トリガー信号(SYNC_TRIG）は第１カウンター801から入力データがＸ［μｓ］以上の時間ロジック”Ｌ”を保持した場合に発生されるパルス信号である。同期信号(SYNC）は同期トリガー信号(SYNC_TRIG）の上昇エッジでロジック”Ｈ”となり、ブロックアドレスクロック信号(BA_CK）の上昇エッジでロジック”Ｌ”となる。
【００７５】
ミス同期信号(MISS_SYNC）は入力データの上昇エッジで同期信号(SYNC)をラッチした信号であって、正常の動作状態の時はロジック”Ｈ”となる。さらに、前記ミス同期信号は同期信号の検出されたか否かを示す信号であって、ロジック”Ｌ”の時は入力データのロジック”Ｌ”区間がＸ［μｓ］より短い場合であるので同期信号でないことを意味する。
【００７６】
E信号は同期トリガー信号(SYNC_TRIG）の上昇エッジで同期信号(SYNC)をラッチした信号であって、同期信号は同期トリガー信号の上昇エッジでロジック”Ｈ”となり、正常な動作状態の時はロジック”Ｌ”となり、異常な動作状態の時はロジック”Ｈ”となる。
【００７７】
A信号は同期信号(SYNC)がロジック”Ｈ”の期間にＹ[μｓ]周期で発生されるパルス信号である。データラッチクロック(DATA_LATCH_CK）はA信号を２分周した信号であって、伝送される入力データをデータラッチ部(図示せず)がトリガーしてラッチさせるクロック信号である。
【００７８】
C信号はＮビットデータ単位に発生されるパルス信号である。C信号は入力データの上昇エッジによってセットされて第２カウンター805のリセット状態を解除して動作させ、Ｎビットデータの伝送が完了するごとにごとにB信号によってリセットされることにより第２カウンター805をリセットした後に入力データの上昇エッジが伝送されるまでその状態を保つ信号である。
【００７９】
ＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK）は伝送された入力データをメモリにバッファリングする時用いられる信号であって、Ｎビットデータごとに一つのパルスを発生し、B信号と位相が同一である。
【００８０】
ブロックアドレスクロック信号(BA_CK）はＭバイトの入力データが全て伝送されたことを示す信号である。D信号はＭバイトカウンター811の出力値がＭの時ロジック”Ｌ”となってＭバイトカウンター811をリセットさせる。
【００８１】
図７Ｉ〜VIIは前記信号のうち一部信号に対する波形図である。図７Ｉは入力データ、図７IIはA信号、図７IIIはデータラッチクロック信号(DATA_LATCH_CK)、図７IVは同期信号(SYNC)、図７VはＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)、図７VIはブロックアドレスクロック信号(BA_CK)、そして図７VIIは同期トリガー信号(SYNC_TRIG)を示す。
【００８２】
図６及び図７Ｉ〜VIIを参照して本発明による装置の動作を説明する。
【００８３】
同期信号(SYNC)が検出されたら第２カウンター805が動作し、第２カウンター805はＹ[μｓ]だけカウントした後リセットされてA信号を発生し、A信号を２分周して得られるデータラッチクロック信号(DATA_LATCH_CK）の上昇エッジに入力データが直列に入力される。直列に入力されたＮビットのデータを第１パルス発生器807の出力信号Bによって並列データに変換する。メモリにデータを記録する時、他の種類のデータも共に記録することが普通であって、これらのタイミング調整のためにＲＡＭバッファリングクロック信号(RAM_BUFFERING_CK)を発生する。ＲＡＭバッファリングクロック信号はB信号と位相が同一であり、ロジック”Ｈ”の区間でデータをメモリに記録させ、下降エッジでＭバイトカウンター811のカウント値を増加させる。該Ｍバイトカウンター811のカウント値はメモリのアドレスとして用いられる。Ｍバイトカウンター811の出力ビット数をＫとしたのはＭを二進数で表現するためである。例えばＭが１６の場合にＫは４である。同期信号(SYNC)が検出されＮビットのデータが全て入力された後、Ｎビットの最初の上昇エッジが発生するまで第２カウンター805はリセットされ、その上昇エッジが入力されると第２カウンター805は再びカウントを始める。このようにＭバイトの直列入力データが全て入力されたら第２パルス発生器812の出力信号のブロックアドレスクロック信号(BA_CK)によって同期信号(SYNC）は論理”Ｌ”状態となる。ブロックアドレスクロック信号(BA_CK）はメモリのブロックアドレスとして用いられ、データブロック(Ｍバイト）の伝送が完了したことを意味する。
【００８４】
【発明の効果】
以上述べてように本発明によれば、同期信号が検出される場合の他に、その同期信号を検出できなかった場合にも伝送されるデータのシンボル数をカウントし、それに対応する信号を発生させて正常のブロックアドレスを発生させることによって、入力データに雑音が含まれて同期信号が損なわれてもそのデータを消失せずにメモリに蓄積させ得る。
【００８５】
そして、トラックジャンピングの場合にも順次にブロックアドレスを増加させて用いられない記憶装置の領域を取り除くことによって、メモリを効率よく用い得る。
【００８６】
最後に、別の同期信号やデータクロック無しで直列データを伝送し、このように直列に伝送されたデータから同期信号、データラッチ信号及びメモリアドレス信号などを発生させて伝送されたデータをメモリに保存することによって、簡単な方式で直列データの伝送を行うことができ、且つこのような方式で伝送されたデータを簡単なハードウェア構成でエラー無しにメモリに保存することができる。
【図面の簡単な説明】
【図１】本発明によるパリティチェック可能なブロックアドレスコードを含むデータを処理するためのデータ処理装置の構成図である。
【図２】本発明によるパリティチェック可能なコードを含まないデータを処理するためのデータ処理装置の構成図である。
【図３】図３（Ａ）〜（Ｄ）は同期信号が検出されない場合の従来の技術及び本発明において保存されるデータの状態を示したものである。
【図４】図４（Ａ）及び（Ｂ）はトラックジャンプ発生時の従来の技術及び本発明において保存されるデータの状態を示したものである。
【図５】メモリに保存されるデータのブロックアドレス及び書込みアドレスを示したものである。
【図６】本発明による別の同期信号を有しないデータを処理するためのデータ処理装置の構成図である。
【図７】図７Ｉ〜VIIは図６に示した装置に関連した信号に対する波形図である。
【図８】（Ａ）は直列に伝送されるデジタル信号の仕様のうち、パリティチェック可能なブロックアドレスコードを含むデータの構成図である。
（Ｂ）は直列に伝送されるデジタル信号の仕様のうち、パリティチェック可能なコードを含まないデータの構成図である。
（Ｃ）は別の同期信号無しに伝送されるデータの構成図である。
【図９】従来の技術による直列入力データ処理装置の構成図である。
Claims (3)
- 同期信号、ＩＤコード、ブロックアドレスコード、エラー訂正コード及び目的データからなるブロックデータが連続して直列に伝送される場合に、前記ブロックデータから前記同期信号を検出し、前記ブロックデータに含まれた前記目的データをメモリに記録するためのブロックアドレスを発生させるデータ処理装置において、
伝送された前記ブロックデータから前記同期信号を検出した時に、第１信号を発生するための第１信号発生手段と、
伝送された前記ブロックデータのシンボル数をカウントしてそのカウントされた数が１ブロックデータの前記シンボル数に相当する時に、第２信号を発生するための第２信号発生手段と、
前記第１信号または前記第２信号が発生されるごとにクロック信号を発生するためのクロック信号発生手段と、
最初の前記ブロックデータが入力される時にリセットされ、前記クロック信号が発生するごとにカウント値を一つずつ増加または減少させるカウント手段と、
伝送された前記ブロックデータからブロックアドレスコードを検出し、前記ブロックデータに対するブロックアドレスを発生し、現在伝送される前記ブロックデータに対する第１ブロックアドレス及びその以前に伝送されたブロックデータに対する第２ブロックアドレスをラッチするためのブロックアドレスラッチ手段と、
前記エラー訂正コードを利用して伝送された前記ブロックデータの前記同期信号、ＩＤコード及びブロックアドレスコードのパリティを検査するためのパリティ検査手段と、
前記カウント手段の前記カウント値をメモリのブロックアドレスとして出力し、前記第１ブロックアドレスと前記カウント手段の前記カウント値とが一致しない場合に、前記第１ブロックアドレスと前記第２ブロックアドレスの値の差が１より大きく、且つ現在伝送されたブロックデータに対するパリティ検査にエラーがないときに、前記第１ブロックアドレスを前記カウント手段のカウント値としてロードするためのブロックアドレス発生手段とを含むことを特徴とするデータ処理装置。 - シリアルに伝送されたデータブロックを受信するデータ処理方法であって、前記データブロックは同期信号、ブロックアドレスコードおよび目的データを含むものが、
前記同期信号が検出される毎に第１同期信号を発生させる段階と、
シリアルに伝送されたデータのシンボルをカウントして第１カウントを発生させる段階と、
前記第１カウントが１ブロックデータのシンボル数に相当するときに第２同期信号を発生させる段階と、
前記第１同期信号または前記第２同期信号が発生したときには第２カウントを発生させる段階と、
現在伝送される前記ブロックデータに対する第１ブロックアドレス及びその以前に伝送されたブロックデータに対する第２ブロックアドレスを一時記憶する段階と、
前記第１ブロックアドレスと前記第２カウントが一致しない場合に、前記第１ブロックアドレスと前記第２ブロックアドレスの値の差が１より大きく、現在伝送されたブロックデータが正常だと判断されときに、前記第１ブロックアドレスを前記第２カウントの値とする段階と
を具備することを特徴とするデータ処理方法。 - 前記データブロックはエラー訂正コードを含み、
前記ブロックデータが正常だと判断することは、前記エラー訂正コードを利用して伝送された前記ブロックデータの前記同期信号およびブロックアドレスコードのパリティの検査でエラーがないと判断すること
を特徴とする請求項２に記載のデータ処理方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044923A KR100190094B1 (ko) | 1996-10-09 | 1996-10-09 | 직렬데이타 전송방법 및 그 데이타를 메모리에 저장하기 위한 장치 |
| KR1019960044922A KR100190093B1 (ko) | 1996-10-09 | 1996-10-09 | 직렬로 전송된 블록데이타에 대한 블록어드레스를 발생하기 위한 장치 |
| KR1996-44922 | 1997-02-12 | ||
| KR1997-4125 | 1997-02-12 | ||
| KR1019970004125A KR100224644B1 (ko) | 1997-02-12 | 1997-02-12 | 직렬 입력 데이터의 수신 저장 장치 |
| KR1996-44923 | 1997-02-12 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004369002A Division JP4084349B2 (ja) | 1996-10-09 | 2004-12-21 | データ処理装置及び方法とこれを用いたデータ蓄積制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242950A JPH10242950A (ja) | 1998-09-11 |
| JP3660483B2 true JP3660483B2 (ja) | 2005-06-15 |
Family
ID=27349403
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27781697A Expired - Fee Related JP3660483B2 (ja) | 1996-10-09 | 1997-10-09 | データ処理装置及び方法とこれを用いたデータ蓄積制御装置 |
| JP2004369002A Expired - Fee Related JP4084349B2 (ja) | 1996-10-09 | 2004-12-21 | データ処理装置及び方法とこれを用いたデータ蓄積制御装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004369002A Expired - Fee Related JP4084349B2 (ja) | 1996-10-09 | 2004-12-21 | データ処理装置及び方法とこれを用いたデータ蓄積制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6029208A (ja) |
| JP (2) | JP3660483B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100255653B1 (ko) * | 1997-12-17 | 2000-06-01 | 윤종용 | 디브이디 시스템에서의 에러정정을 위한 심볼데이터의 어드레스 제어장치 |
| KR100484131B1 (ko) * | 2001-12-04 | 2005-04-18 | 삼성전자주식회사 | 어드레스 정보 검출방법 및 그 장치 |
| KR100574937B1 (ko) * | 2002-08-22 | 2006-05-02 | 삼성전자주식회사 | 블록 싱크 검출 장치 및 방법 |
| US7065593B2 (en) * | 2003-12-17 | 2006-06-20 | Tellabs Petaluma, Inc. | Centralized, double bandwidth, directional, shared bus communication system architecture |
| US7576771B1 (en) * | 2005-03-08 | 2009-08-18 | Advanced Micro Devices, Inc. | Method and apparatus of providing video synchronization |
| JP2007164286A (ja) * | 2005-12-09 | 2007-06-28 | Sony Corp | 情報信号処理装置、機能ブロックおよび機能ブロックの制御方法 |
| US9201790B2 (en) * | 2007-10-09 | 2015-12-01 | Seagate Technology Llc | System and method of matching data rates |
| CN114677954B (zh) * | 2022-03-04 | 2024-05-31 | 富满微电子集团股份有限公司 | 一种信号选择电路及led驱动芯片 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2109593B (en) * | 1981-09-30 | 1985-09-04 | Hitachi Ltd | Playback speed control system |
| US4525754A (en) * | 1983-04-06 | 1985-06-25 | Ampex Corporation | System and method for synchronization of rotary head magnetic recording/reproducing devices |
| US4796243A (en) * | 1985-06-21 | 1989-01-03 | Nec Corporation | Time base correcting apparatus |
| KR910003378B1 (ko) * | 1986-10-02 | 1991-05-28 | 니뽕 빅터 가부시끼가이샤 | 디지탈 신호 복조 및 재생장치 |
| US5228041A (en) * | 1987-06-12 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Sync signal detection system in a memory system for recording and reproducing block unit data |
| US4879731A (en) * | 1988-08-24 | 1989-11-07 | Ampex Corporation | Apparatus and method for sync detection in digital data |
| JP2819624B2 (ja) * | 1989-06-09 | 1998-10-30 | 松下電器産業株式会社 | ディジタル信号再生装置 |
| KR910017360A (ko) * | 1990-03-27 | 1991-11-05 | 이우에 사또시 | 디지탈 오디오 테이프 레코더의 신호처리 회로 |
| US5519734A (en) * | 1994-08-15 | 1996-05-21 | Lsi Logic Corporation | Synchronization arrangement for decoder-de-interleaver |
-
1997
- 1997-10-09 JP JP27781697A patent/JP3660483B2/ja not_active Expired - Fee Related
- 1997-10-09 US US08/947,848 patent/US6029208A/en not_active Expired - Lifetime
-
2004
- 2004-12-21 JP JP2004369002A patent/JP4084349B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005192217A (ja) | 2005-07-14 |
| JP4084349B2 (ja) | 2008-04-30 |
| JPH10242950A (ja) | 1998-09-11 |
| US6029208A (en) | 2000-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040922 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041005 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050317 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080325 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120325 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |