JPS6090447A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
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- JPS6090447A JPS6090447A JP58198608A JP19860883A JPS6090447A JP S6090447 A JPS6090447 A JP S6090447A JP 58198608 A JP58198608 A JP 58198608A JP 19860883 A JP19860883 A JP 19860883A JP S6090447 A JPS6090447 A JP S6090447A
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- Japan
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- circuit
- synchronization
- frame
- output
- pulse
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデジタル符号伝送におけるフレーム同期回路に
関する。
関する。
従来、１つの犬フレーム（Ｎビット）が、仮数側（ｒ
個）の小フレーム（Ｎ／ｒビット）から構成され、且つ
大フレームの中にｒビットの同期パルスがｒ個の小フレ
ームの中に１ビツトずつ超越配置されたフレームパター
ンがある。このフレームパターンは、例えば第２図に示
すように、９ビツトの大フレームと、３ビツトの小フレ
ーム３個とから構成される。このような超越配置型のフ
レームパターンを送信側から送出し、受信側で検出し同
期引込みを行なう手段としては、１ビットシフト方式が
知られている。
個）の小フレーム（Ｎ／ｒビット）から構成され、且つ
大フレームの中にｒビットの同期パルスがｒ個の小フレ
ームの中に１ビツトずつ超越配置されたフレームパター
ンがある。このフレームパターンは、例えば第２図に示
すように、９ビツトの大フレームと、３ビツトの小フレ
ーム３個とから構成される。このような超越配置型のフ
レームパターンを送信側から送出し、受信側で検出し同
期引込みを行なう手段としては、１ビットシフト方式が
知られている。
第１図はこの柚の１ビットシフト方式フレーム同期回路
のブロック図、第２図は第１図の状態を示す波形図であ
る。まず、送信側より伝送されてきた第２図の構成のデ
ジタル符号系列９は、ビット同期回路ｌに供給される。
のブロック図、第２図は第１図の状態を示す波形図であ
る。まず、送信側より伝送されてきた第２図の構成のデ
ジタル符号系列９は、ビット同期回路ｌに供給される。
このビット同期回路ｌはデジタル符号系列の基本クロッ
ク周期に同期したクロックパルス１３を抽出し、このク
ロックパルス１３を１ビツト遅延回路７とＡＮＤ回路８
を介してフレームカウンタ２へ供給する。このフレーム
カウンタ２は計数回路等より構成され、クロックパルス
により歩進される。このフレームカウンタ２は所定のカ
ウント数に達するとデコーダ用タイミングパルスを発生
し出力端子１２へ出力する。
ク周期に同期したクロックパルス１３を抽出し、このク
ロックパルス１３を１ビツト遅延回路７とＡＮＤ回路８
を介してフレームカウンタ２へ供給する。このフレーム
カウンタ２は計数回路等より構成され、クロックパルス
により歩進される。このフレームカウンタ２は所定のカ
ウント数に達するとデコーダ用タイミングパルスを発生
し出力端子１２へ出力する。
更に、フレームカウンタ２はデコーダ用タイミングパル
冬を伝送路１０を介してＡＮＤ回路５゜６へ供給する。
冬を伝送路１０を介してＡＮＤ回路５゜６へ供給する。
ＡＮＤ回路５はデコーダ用タイミングパルスを用いて、
デジタル符号系列中から受信側の同期時点の符号（タイ
ムスロット）を選択し不一致検出回路４へ出力する。Ａ
ＮＤ回路６はデコーダ用タイミングパルスをＡ、 Ｎ
Ｄ回路８を介してビット同期回路ｌより供給されるクロ
ックパルスにより回路の動作を安定にする目的で整形し
。
デジタル符号系列中から受信側の同期時点の符号（タイ
ムスロット）を選択し不一致検出回路４へ出力する。Ａ
ＮＤ回路６はデコーダ用タイミングパルスをＡ、 Ｎ
Ｄ回路８を介してビット同期回路ｌより供給されるクロ
ックパルスにより回路の動作を安定にする目的で整形し
。
同期パターン発生回路３へ出力する。この同期パターン
発生回路３は、計数回路等により構成され、第１図に示
す同期パターン「１」〜「９」を発生する回路であり、
整形されたタイミングパルスにより歩進し、その出力は
不一致検出回路４へ供給される。
発生回路３は、計数回路等により構成され、第１図に示
す同期パターン「１」〜「９」を発生する回路であり、
整形されたタイミングパルスにより歩進し、その出力は
不一致検出回路４へ供給される。
不一致検出回路４はＡＮＤ回路５から出力されるデジタ
ル符号系列における受傷側の同期時点の符号（タイムス
ロット）と同期パターン発生回路３から出力される同期
パターンとを比較する。正常同期時にはＡＮＤ回路５か
ら出力されるデジタル符号系列と同期パターンが一致す
るので、正常動作を継続し、同期が外れでいる時には、
ＡＮＤ回路６がデジタル符号系列を誤選択し、不一致検
出回路４が不一致のたび毎にパルスを発生し、１ビツト
遅延回路７へ出力する。
ル符号系列における受傷側の同期時点の符号（タイムス
ロット）と同期パターン発生回路３から出力される同期
パターンとを比較する。正常同期時にはＡＮＤ回路５か
ら出力されるデジタル符号系列と同期パターンが一致す
るので、正常動作を継続し、同期が外れでいる時には、
ＡＮＤ回路６がデジタル符号系列を誤選択し、不一致検
出回路４が不一致のたび毎にパルスを発生し、１ビツト
遅延回路７へ出力する。
１ビツト遅延回路７は、同期パターンを１ピントシフト
させるもので、不一致検出回路４から出力されるパルス
を、ビット同期回路ｌより供給されるクロックパルスの
１周期分だけ遅延させて禁止回路として用いられるＡＮ
Ｄ回路８へ出力する。
させるもので、不一致検出回路４から出力されるパルス
を、ビット同期回路ｌより供給されるクロックパルスの
１周期分だけ遅延させて禁止回路として用いられるＡＮ
Ｄ回路８へ出力する。
また、ＡＮＤ回路８は、１ビツト遅延回路７と併用して
同期パターンを１ビツトシフトさせるもので、１ビツト
遅延回路７からパルスが出力されているときに、ビット
同期回路１より供給されるクロックパルスを禁止（引抜
き）して、１ビツト遅延回路７からパルス出力のない正
常時にはクロックパルスをＡＮＤ回路６とフレームカウ
ンタ２へ供給する。このように不一致の時のシフトの過
程を細目か繰り返すことにより同期状態に復帰する。
同期パターンを１ビツトシフトさせるもので、１ビツト
遅延回路７からパルスが出力されているときに、ビット
同期回路１より供給されるクロックパルスを禁止（引抜
き）して、１ビツト遅延回路７からパルス出力のない正
常時にはクロックパルスをＡＮＤ回路６とフレームカウ
ンタ２へ供給する。このように不一致の時のシフトの過
程を細目か繰り返すことにより同期状態に復帰する。
第２図は第１図の回路による同期引込み過程の状態遷移
を示す波形図である。デジタル符号系列１０１が同期状
態であるとし、今ｌビット同期が外れた状ｕＪＡ ｒ
ｌ Ｊにあるものとする。この状態で同期パターンを検
出できなければ１次の状態「２」へ遷移し、検出できれ
ばＮ／ｒビットを経て、再び状態「１」に戻るよう動作
し、この過程を繰り返して同期状態「９」のときに同期
引込みされる。
を示す波形図である。デジタル符号系列１０１が同期状
態であるとし、今ｌビット同期が外れた状ｕＪＡ ｒ
ｌ Ｊにあるものとする。この状態で同期パターンを検
出できなければ１次の状態「２」へ遷移し、検出できれ
ばＮ／ｒビットを経て、再び状態「１」に戻るよう動作
し、この過程を繰り返して同期状態「９」のときに同期
引込みされる。
この従来回路は、１ビツトシフトしｌよ、Ｊ≦ら駆次同
期パターンを探すので、同期パターンがｌビ・ントずれ
た状態Ｉｌｌのような場合には、ｒｘＮ（小フレーム）
分、もしくはＮ（大フレーム）分の同期パターンの比較
操作が必要である。このため同期引込みに要する時間が
必然的に長くなるという欠点があり、この回路は誤り率
の小さい、同期外れの少ない回線あるいは多少同期引込
みに時間を要してもよい回線にしか用いられないという
問題があった。
期パターンを探すので、同期パターンがｌビ・ントずれ
た状態Ｉｌｌのような場合には、ｒｘＮ（小フレーム）
分、もしくはＮ（大フレーム）分の同期パターンの比較
操作が必要である。このため同期引込みに要する時間が
必然的に長くなるという欠点があり、この回路は誤り率
の小さい、同期外れの少ない回線あるいは多少同期引込
みに時間を要してもよい回線にしか用いられないという
問題があった。
本発明の目的は、超越配置型フレーム同期回路の同期引
込み時間を大幅に短縮することの出来るフレーム同期回
路を提供することにある。
込み時間を大幅に短縮することの出来るフレーム同期回
路を提供することにある。
本発明の構成は、複数ｎの小フレームから構成される犬
フレームと一致した周期をもち、かつ超越配置されたフ
レームパターンと同期したフレームトリガを形成するフ
レーム同期回路において、前記各小フレームの同期パタ
ーンの幅をもち前記大フレームの中で互に移相されたｎ
個のタイムスロットをそれぞれ形成するタイミングパル
ス形成手段と、前記ｎ個の各タイムスロット中の入力信
号と所定同期パターンとをそれぞれ比較しこれらが各タ
イムスロット毎に一致したときその一致回数を計数しそ
の計数値が前記ｎとなったとき一致パルスを出力しそれ
らが一致しなかったときリセットパルスをそれぞれ出力
するｎ個の一致計数手段と、これら一致計数手段が前記
一致パルスを出力したタイムスロットを抽出して前記フ
レームトリガとする同期検出手段とを備えることを特徴
とする、 以下図面によりホラら明を詳飢１に説明する。
フレームと一致した周期をもち、かつ超越配置されたフ
レームパターンと同期したフレームトリガを形成するフ
レーム同期回路において、前記各小フレームの同期パタ
ーンの幅をもち前記大フレームの中で互に移相されたｎ
個のタイムスロットをそれぞれ形成するタイミングパル
ス形成手段と、前記ｎ個の各タイムスロット中の入力信
号と所定同期パターンとをそれぞれ比較しこれらが各タ
イムスロット毎に一致したときその一致回数を計数しそ
の計数値が前記ｎとなったとき一致パルスを出力しそれ
らが一致しなかったときリセットパルスをそれぞれ出力
するｎ個の一致計数手段と、これら一致計数手段が前記
一致パルスを出力したタイムスロットを抽出して前記フ
レームトリガとする同期検出手段とを備えることを特徴
とする、 以下図面によりホラら明を詳飢１に説明する。
第３図は本発明の実施例のブロック図、第４図は第３図
の各部の動作波形図である。この実施例は、受信デジタ
ル符号列９からクロックパルス１３を抽出する第１図と
同様のビット同期回路１と、このクロックパルス１３か
ら小フレームの数（３個）分の移相したタイミングパル
ス１６．１’７゜１８を形成するタイミングパルス発生
器１４と、各小フレームにおける各同期パターンとの一
致を検出する３個の連続一致計数回路２０．３０．４０
と、これら連続一致計数回路２０，３０．４０の各出力
をそれぞれ一時保持する３個の同期検査回路６０．７０
．８０と、これら同期検査回路６０，７０゜８０の各出
力の論理和をとるＯＲ回路１５とから構成される。
の各部の動作波形図である。この実施例は、受信デジタ
ル符号列９からクロックパルス１３を抽出する第１図と
同様のビット同期回路１と、このクロックパルス１３か
ら小フレームの数（３個）分の移相したタイミングパル
ス１６．１’７゜１８を形成するタイミングパルス発生
器１４と、各小フレームにおける各同期パターンとの一
致を検出する３個の連続一致計数回路２０．３０．４０
と、これら連続一致計数回路２０，３０．４０の各出力
をそれぞれ一時保持する３個の同期検査回路６０．７０
．８０と、これら同期検査回路６０，７０゜８０の各出
力の論理和をとるＯＲ回路１５とから構成される。
また、連続−数種出回路２０は、ＡＮＤ回路２１と、−
数種出回路２２と、不一致検出回路２３と、カウンタ２
４と、所定の同期パターン（第４図ではｌ’−０１１ｊ
）を発生する同期パターン発生回路２５とから構成され
、他の連続−数種出回路３０．４０も同様の構成となっ
ている。また、同期検査回路６０はセットリセットフリ
・ノブフロ・ツブ６１と、ＡＮＤ回路６２とから構成さ
れ、他の同期検査回路７０．８０も同様の構成となって
いる。
数種出回路２２と、不一致検出回路２３と、カウンタ２
４と、所定の同期パターン（第４図ではｌ’−０１１ｊ
）を発生する同期パターン発生回路２５とから構成され
、他の連続−数種出回路３０．４０も同様の構成となっ
ている。また、同期検査回路６０はセットリセットフリ
・ノブフロ・ツブ６１と、ＡＮＤ回路６２とから構成さ
れ、他の同期検査回路７０．８０も同様の構成となって
いる。
まず、ビット同期回路ｌからのクロックパルス１３がタ
イミングパルス発生回路１４に供給されると、タイミン
グパルス発生回路１４は、連続一致計数回路２０． ｆ
ｆ１ｏ、 ４０の各ＡＮＤ回路２１゜３１．４１と、同
期検査回路６０，７０．８０の各ＡＮＤ６２，７２．８
２とへそれぞれ移相したタイミングパルス１６，１７．
１８を出力する。ＡＮＤ回路２１（３１，４１）は、タ
イミングパルス１６（１７，１８）と受信デジタル符号
系列９との論理積をとって、−数種出回路２２（３２，
４２）と不一致検出回路２３（３３，４３）へ第４図に
示す抽出データ２６（３６，４６）を出力する。
イミングパルス発生回路１４に供給されると、タイミン
グパルス発生回路１４は、連続一致計数回路２０． ｆ
ｆ１ｏ、 ４０の各ＡＮＤ回路２１゜３１．４１と、同
期検査回路６０，７０．８０の各ＡＮＤ６２，７２．８
２とへそれぞれ移相したタイミングパルス１６，１７．
１８を出力する。ＡＮＤ回路２１（３１，４１）は、タ
イミングパルス１６（１７，１８）と受信デジタル符号
系列９との論理積をとって、−数種出回路２２（３２，
４２）と不一致検出回路２３（３３，４３）へ第４図に
示す抽出データ２６（３６，４６）を出力する。
−数種出回路２２（３２，４２）は、同期パターン発生
回路２５（３５，４５）から出力される各同期パターン
「０１１Ｊ２７（３７，４７）と。
回路２５（３５，４５）から出力される各同期パターン
「０１１Ｊ２７（３７，４７）と。
ＡＮＤ回路２１（３１，４１）から出力される抽出デー
タ２６（３６，４５）とを比較し一致すれば、第４図に
示す一致パルス２８ （３８，４８）をカウンタ２４（
３４，４４）へ出力する。
タ２６（３６，４５）とを比較し一致すれば、第４図に
示す一致パルス２８ （３８，４８）をカウンタ２４（
３４，４４）へ出力する。
一方、不一致検出回路２３（３３，４３）は同期パター
ン発生回路２５（３５，４５）から出力される同期パタ
ーンｌ−０１１Ｊ ２７ （３７，４７’）と、ＡＮＤ
回路２１（３１，４１）から出力される抽出データ２６
（３６，４６）とを比較し、不一致であれば第４図に示
す不一致ノ（パルス２９（３’９゜４９）をカウンタ２
４（３４，４４）へ出力する。
ン発生回路２５（３５，４５）から出力される同期パタ
ーンｌ−０１１Ｊ ２７ （３７，４７’）と、ＡＮＤ
回路２１（３１，４１）から出力される抽出データ２６
（３６，４６）とを比較し、不一致であれば第４図に示
す不一致ノ（パルス２９（３’９゜４９）をカウンタ２
４（３４，４４）へ出力する。
カウンタ２４（３４，４４）は計数回路より構成され、
ビット同期回路１から供給されるクロ・ツクパルス１３
により歩進し、−数種出回路２２（３２，４２）からの
一致パパルス２８（３８，４８）をカウントし、所定の
カウント数（第４図に示す例ではカウント２）に達する
と、同期検査回路６０（７０，８０）のセットリセット
フＩＪ 、ノブフロップ６１（７１，８１）ヘオーノ寸
フローノくパルス２４２（３４２，４４２）を出力する
。この場合、カウンタ２４が出カスるオーツく−フロー
ノくパルス２４２は、セットリセットフリップフロ・ノ
ブ６１のセ・ノド入力に入力し、セットリセ・ノドフリ
・ノブフロ・ノブ７１．８１に対してはリセ・ノド入力
に入力する。
ビット同期回路１から供給されるクロ・ツクパルス１３
により歩進し、−数種出回路２２（３２，４２）からの
一致パパルス２８（３８，４８）をカウントし、所定の
カウント数（第４図に示す例ではカウント２）に達する
と、同期検査回路６０（７０，８０）のセットリセット
フＩＪ 、ノブフロップ６１（７１，８１）ヘオーノ寸
フローノくパルス２４２（３４２，４４２）を出力する
。この場合、カウンタ２４が出カスるオーツく−フロー
ノくパルス２４２は、セットリセットフリップフロ・ノ
ブ６１のセ・ノド入力に入力し、セットリセ・ノドフリ
・ノブフロ・ノブ７１．８１に対してはリセ・ノド入力
に入力する。
また、カウンタ３４が出力するオーフィーフローｌ（ル
ス３４２は、セットリセ・ノトフＩＪ 、）ノブフロ・
ノブ７１のセット入力に入力し、セ・ノドＩＪセ・ノ’
ｒ−１’）ツブフロップ６１．８１に対してはリセット
入力に入力し、カウンタ４４が出力するオーバーフロー
パルス４４２は、セットリセットフリップフロップ８１
のセット入力に入力し、セットリセットフリップフロッ
プ６１．７１に対してはリセット入力に入力する。
ス３４２は、セットリセ・ノトフＩＪ 、）ノブフロ・
ノブ７１のセット入力に入力し、セ・ノドＩＪセ・ノ’
ｒ−１’）ツブフロップ６１．８１に対してはリセット
入力に入力し、カウンタ４４が出力するオーバーフロー
パルス４４２は、セットリセットフリップフロップ８１
のセット入力に入力し、セットリセットフリップフロッ
プ６１．７１に対してはリセット入力に入力する。
また、カウンタ２４（３４，４４）が、カウントしてい
るときに不一致検出回路２３（３３，４３）から不一致
パルス２９（３９，４９）が出力されてくるとこのカウ
ンタはリセットされる。
るときに不一致検出回路２３（３３，４３）から不一致
パルス２９（３９，４９）が出力されてくるとこのカウ
ンタはリセットされる。
同期パターン発生回路２５（３５，４５）は。
カウンタ２４（３４，４４）のカウント数によって、同
期パターン２７（３７，４７）を、−数種出回路２２（
３２，４２）と不一致検出回路２３（３３，４３）へ出
力する。第４図に示す場合には、同期パターンは３ビツ
ト″０１１”であり。
期パターン２７（３７，４７）を、−数種出回路２２（
３２，４２）と不一致検出回路２３（３３，４３）へ出
力する。第４図に示す場合には、同期パターンは３ビツ
ト″０１１”であり。
’Ｏ１ｌ”を１周期とし、カウンタ２４（３４，４４）
のカウント数が０→１→２→３→４→訃・・と計数され
ると同期パターン２７（３７，４７）は０゜１→ｌ→０
→１→１・・・と出力する。つまり、同期パターンは３
ビツトであるからカウント数が３の整数倍のときにのみ
′Ｏ″を出力し、それ以外のカウント数のときには”１
”を出力する、同期検査回路６０（７０，８０）のセラ
） ＩＪ上セツトリップフロップ６１（７１，８１）は
、カウンタ２４（３４，４４）から出力されるオーバー
フローパルス２４２（３４２，４４２）によってセット
リセットフリップフロップ６１（７１，８１）をセット
あるいはリセットする。
のカウント数が０→１→２→３→４→訃・・と計数され
ると同期パターン２７（３７，４７）は０゜１→ｌ→０
→１→１・・・と出力する。つまり、同期パターンは３
ビツトであるからカウント数が３の整数倍のときにのみ
′Ｏ″を出力し、それ以外のカウント数のときには”１
”を出力する、同期検査回路６０（７０，８０）のセラ
） ＩＪ上セツトリップフロップ６１（７１，８１）は
、カウンタ２４（３４，４４）から出力されるオーバー
フローパルス２４２（３４２，４４２）によってセット
リセットフリップフロップ６１（７１，８１）をセット
あるいはリセットする。
第４図においては、受信デジタル符号系列９の中のタイ
ムスロットｔｔ２１１．”５” ＠８Ｐ＋に挿入されて
いる同期パルスと、同期パターン発生回路３５から出力
する同期パターン３７が同期するので、カウンタ３４の
カウント数が一番犬きくなってオーバー ７０−パルス
３４２を出力する。このカウンタ３４からのオーバーフ
ローパルス３４２によってセットリセットフリップフロ
ップ７１はセットされその出力は′０″から′ｌ″にな
る。また、オーバフローパルス３４２によって、セット
リセットフリップフロップ６１．７１はリセットされ各
出力はｔｌｏｌｌとなる。またＡＮＤ回路６２（７２，
８２）はセットリセットフリップフロップ６１ （７１
゜８１）の出力パルスとタイミングパルス発生回路１１
からのタイミングパルス１６（１７，１８）の論理積を
とって０几回路１５へ出力する。
ムスロットｔｔ２１１．”５” ＠８Ｐ＋に挿入されて
いる同期パルスと、同期パターン発生回路３５から出力
する同期パターン３７が同期するので、カウンタ３４の
カウント数が一番犬きくなってオーバー ７０−パルス
３４２を出力する。このカウンタ３４からのオーバーフ
ローパルス３４２によってセットリセットフリップフロ
ップ７１はセットされその出力は′０″から′ｌ″にな
る。また、オーバフローパルス３４２によって、セット
リセットフリップフロップ６１．７１はリセットされ各
出力はｔｌｏｌｌとなる。またＡＮＤ回路６２（７２，
８２）はセットリセットフリップフロップ６１ （７１
゜８１）の出力パルスとタイミングパルス発生回路１１
からのタイミングパルス１６（１７，１８）の論理積を
とって０几回路１５へ出力する。
第４図においては、セットリセットフリップフロップ６
１，７１．８１の内の１４１司（７１）の出力が”ｌ”
で池のもの（６１，８１）の出力はｏｌ＋であるので、
タイミングパルス元生回路１４がら出力されるタイミン
グパルス１７がＡＮＤ回路７２の出力としてＯ几回路１
５から出力される。この時、ＡＮＤ回路６２．８２の出
力は′ｏ＃であるから０几回路１５の出力１９には、前
記タイミングパルス１７が出力され、このパルスがデコ
ーダ用タイミングパルストナル。
１，７１．８１の内の１４１司（７１）の出力が”ｌ”
で池のもの（６１，８１）の出力はｏｌ＋であるので、
タイミングパルス元生回路１４がら出力されるタイミン
グパルス１７がＡＮＤ回路７２の出力としてＯ几回路１
５から出力される。この時、ＡＮＤ回路６２．８２の出
力は′ｏ＃であるから０几回路１５の出力１９には、前
記タイミングパルス１７が出力され、このパルスがデコ
ーダ用タイミングパルストナル。
以上説明したように１本発明は、従来の同期パターンの
位相を逐次シフトさせながら同期引込みする方法と異な
り、犬フレーム１個分の受信デジタル符号系列を連ｆ＜
＋ｆ一致計数計数、計数値が所定のしきい値を超えたタ
イムスロットから同期パターンを検出しているので、一
致、不一致を比較する操作が少（ですみ、大フレーム１
個分の受信デジタル符号系列があれば、同期パターンを
直ちに検出でき、検出時間ケ大幅に短縮することが出来
る。
位相を逐次シフトさせながら同期引込みする方法と異な
り、犬フレーム１個分の受信デジタル符号系列を連ｆ＜
＋ｆ一致計数計数、計数値が所定のしきい値を超えたタ
イムスロットから同期パターンを検出しているので、一
致、不一致を比較する操作が少（ですみ、大フレーム１
個分の受信デジタル符号系列があれば、同期パターンを
直ちに検出でき、検出時間ケ大幅に短縮することが出来
る。
なお、受信デジタル符号系列が回線の影響によりある程
度の誤りをもっていても、セットリセットフリップフロ
ップ６１（７１，８１）があるため同期状態を保持し得
る。
度の誤りをもっていても、セットリセットフリップフロ
ップ６１（７１，８１）があるため同期状態を保持し得
る。
又、本実施例においては、説明を簡単にするため３ビツ
トよりなる同期パターンを用いたが、一般にはもっと長
い同期パターンが用いられる。
トよりなる同期パターンを用いたが、一般にはもっと長
い同期パターンが用いられる。
更に、この同期パターンを３ビツトで構成する場合、同
期ビット以外のデータと同期パターン発生回路２５（３
５，４５）が発生するパターンとがある時間一致する可
能性を有するが、これは例えば犬フレームＮ個分のデー
タの連続一致をチェックすることにより容易に回避しイ
尋ることは自明である、 〔発明の効果〕 以上説明した様に、本発明によれば、大フレームｌ又は
Ｎ１固分の連続一致計数手段と１個の同期検査手段を設
けることにより、同期引込みに本質的に要する時間以外
の処理時間が不要なため、引込み時間や同期くずれが生
じた場合の復帰に要する時間も従来に比較して大幅に短
くなるという効果がある。
期ビット以外のデータと同期パターン発生回路２５（３
５，４５）が発生するパターンとがある時間一致する可
能性を有するが、これは例えば犬フレームＮ個分のデー
タの連続一致をチェックすることにより容易に回避しイ
尋ることは自明である、 〔発明の効果〕 以上説明した様に、本発明によれば、大フレームｌ又は
Ｎ１固分の連続一致計数手段と１個の同期検査手段を設
けることにより、同期引込みに本質的に要する時間以外
の処理時間が不要なため、引込み時間や同期くずれが生
じた場合の復帰に要する時間も従来に比較して大幅に短
くなるという効果がある。
嘲→姻 ＋ −＜ −ａ ＋ −
セ辱４１１鉢−第１図は従来の１ビットシフト方式のフ
レーム同期回路のブロック図、第２図は第２図の回路の
状態遷移を示す波形図、第３図は本発明の実施例のブロ
ック図、第４図は第３図に示す回路の状態遷移を示す波
形図である。図において ｌ・・・・・・ビット同期回路、２・・・・・・フレー
ムカウンタ、３・・・・・・同期パターン発生回路、４
・・・・・・不一致検出回路、５．６．８・・・・・・
ＡＮＤ回路、７・・・・・・１ビツト遅延回路、１０・
・・・・・伝送路、１１・・・・・・受信符号列入力端
子、１２・・・・・・タイミングパルス出力端子、１４
・・・・・タイミングパルス発生回路、１５・・・・・
・ＯＲ回路、２０． ３０．４０・・・・・・連続一致
計数回路、２１．３１．４１．６２．７２．８２・・・
・・・ＡＮＤ回路、２２．３２．４２・・・・・・−数
棟出回路、２３，３３゜４３・・・・・・不一致検出回
路、２４．３４．４４・・・・・・カウンタ、２５．３
５．４５・・・・・・同期パターン発生回路、６０．７
０．８０・・・・・・同期検査回路、６１，７１゜８１
・・・・・・セットリセットフリップフロ・ノブ、であ
る。
レーム同期回路のブロック図、第２図は第２図の回路の
状態遷移を示す波形図、第３図は本発明の実施例のブロ
ック図、第４図は第３図に示す回路の状態遷移を示す波
形図である。図において ｌ・・・・・・ビット同期回路、２・・・・・・フレー
ムカウンタ、３・・・・・・同期パターン発生回路、４
・・・・・・不一致検出回路、５．６．８・・・・・・
ＡＮＤ回路、７・・・・・・１ビツト遅延回路、１０・
・・・・・伝送路、１１・・・・・・受信符号列入力端
子、１２・・・・・・タイミングパルス出力端子、１４
・・・・・タイミングパルス発生回路、１５・・・・・
・ＯＲ回路、２０． ３０．４０・・・・・・連続一致
計数回路、２１．３１．４１．６２．７２．８２・・・
・・・ＡＮＤ回路、２２．３２．４２・・・・・・−数
棟出回路、２３，３３゜４３・・・・・・不一致検出回
路、２４．３４．４４・・・・・・カウンタ、２５．３
５．４５・・・・・・同期パターン発生回路、６０．７
０．８０・・・・・・同期検査回路、６１，７１゜８１
・・・・・・セットリセットフリップフロ・ノブ、であ
る。
Claims (1)
- 複数ｎの小フレームから構成される犬フレームと一致し
た周期をもち、かつ超越配置されたフレームパターンと
同期したフレームトリガを形成するフレーム同期回路に
おいて、前記各小フレームの同期パターンの幅荀もち前
記大フレームの中で互に移相されたｎ個のタイムスロッ
トをそれぞれ形成するタイミングパルス形成手段と、前
記ｎ個の各タイムスロット中の入力信号と所定同期パタ
ーンとをそれぞれ比較しこれらが各タイムスロット毎に
一致、したときその一致回数を計数しその計数値が前記
ｎとなったとき一致パルスを出力しそれらが一致しなか
ったときリセットパルスをそれぞれ出力するｎ個の一致
計数手段と、これら一致計数手段が前記一致パルスを出
力したタイムスロットを抽出して前記フレームトリガと
する同期検出手段とを備えることを特徴とするフレーム
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198608A JPS6090447A (ja) | 1983-10-24 | 1983-10-24 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198608A JPS6090447A (ja) | 1983-10-24 | 1983-10-24 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6090447A true JPS6090447A (ja) | 1985-05-21 |
| JPH0218777B2 JPH0218777B2 (ja) | 1990-04-26 |
Family
ID=16394019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198608A Granted JPS6090447A (ja) | 1983-10-24 | 1983-10-24 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6090447A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132157A (en) * | 1979-03-31 | 1980-10-14 | Nec Corp | Frame-synchronous pattern detecting circuit |
| JPS57202153A (en) * | 1981-06-08 | 1982-12-10 | Fujitsu Ltd | Pattern detecting circuit |
-
1983
- 1983-10-24 JP JP58198608A patent/JPS6090447A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132157A (en) * | 1979-03-31 | 1980-10-14 | Nec Corp | Frame-synchronous pattern detecting circuit |
| JPS57202153A (en) * | 1981-06-08 | 1982-12-10 | Fujitsu Ltd | Pattern detecting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218777B2 (ja) | 1990-04-26 |
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