SU957199A1 - Мультиплексный канал - Google Patents

Description

Изобретение относится к вычислительной технике и предназначено для использования в вычислительных системах а·, разветвленной сетью периферийных устройств.

Известны мультиплексные каналы , содержащие устройство управления, узлы связи (стыковки) с оперативной памятью (ОЗУ) и процессором, регистр связи с интерфейсом (регистр-преобразователь) , регистры управляющего слова, текущего адреса данных, текущего счетчика данных, память подканалов, регистр кода операций и указателей. Все перечисленные узлы и регистры соединены с общими магистралями.

Обмен информацией в этих устройствах между периферийными устройствами и памятью процессора'производится путем настройки,т.е. выдачи начальных адресов, объема массива, режимов обмена [1j.

Недостаток этих каналов состоит а ограниченной области применения, вследствие невозможности обслуживания одним каналов внешних устройс-гв, имеющих разные временные диаграммы ⁵ обмена, разные длительности сигналов обмена. В результате для каждой .группы абонентов имеющих одинаковую диаграмму обмена, длительность сиг₎₀ налов обмена, необходимо иметь свой мультиплексный канал, что значительно усложняет системы ввода-вывода в цифровых вычислительных комплексах, снижает их надежность.

₁₅ Наиболее близким к предлагаемому по технической сущности, является мультиплексный канал, содержащий блок приема информации, группа входов которого является группой информацион20 ных входов канала, первый и второй выход соединен непосредственно и ’ через первый сдвиговый регистр с соответствующими информационными входами блока передачи информации, дру

95;

гие информационные входы которого подключены соответственно к выходам регистра управляющего слова и второго сдвигового регистра, группа выходов - к группе информационных выходов канала, а управляющий вход к первым входам блока управления,входу элемента.И-ИЛИ и первым управляющим входам коммутатора адреса, блока приема информаций и узла связи с процессором, вход-выход которого соединен с магистралью обмена с процессором, информационный выход с информационными входами первого и второго сдвиговых регистров, регистра управляющего слова, регистра текущего адреса данных, текущего счетчика данных, блока управления и через регистр номера периферийного устройства с информационным входом коммутатора адреса, группа выходов которого подключена к адресным входам блоков приема и передачи информации и формирователя синхроимпульсов, группа выходов которого является группой синхросигналов канала, второй выход блока управления соединен с счетными входами текущего счетчика данных и регистра текущего адреса данных, выходами соединенных с соответствующими входами узла связи с процессором и блока управления,· группа выходов которого подключена к группе управляющих выходов канала, вторые выходы сдвиговых регистров соединены с соответствующими входами узла связи с процессором [2].

Недостаток этого устройства состоит в ограниченной области применения.

Цель.изобретения - расширение области применения канала.

Поставленная цель достигается тем, что в мультиплексном канале, содержащем блок приема информации, группа выходов которого является группой информационных входов канала, блок передачи информации, группа выходов которого является группой информационных выходов канала, блок синхронизации, первая группа выходов которого является группой выходов синхронизации канала, блок управления, выход которого соединен с адресными входами блоков приема и передачи информации и блока синхронизации, регистр сдвига, первый вход и выход которого соединены соответ '199 4 ственно с выходом блока приема информации и информационным входом блока передачи информации, второй вход с синхронизирующим входом блока пе5 редачи информации и управляющим выходом блока синхронизации, а третий вход - с первым входом узла связи с процессором и информационными входами регистра текущего адреса данных 10 и текущего счетчика данных, входывыходы которых подключены к магистрали ввода-вывода канала, входам-выходам регистра сдвига и блока управления и первому входу-выходу узла 15 связи с процессором, второй входвыход которого является входом-выходом канала, а первый вход соединен с выходом текущего счетчика данных, управляющие входы текущего счетчика 2о данных и регистра текущего адреса данных и первый управляющий вход блока синхронизации подключены к труппе выходов блока управления, первый информационный вход блока синхрони25 зации подключен к магистрали вводавывода канала, вторая группа выходов и два тактовых входа являются соответственно группой выходов запуска и первым и вторым тактовыми входами канала, второй информационный вход блока синхронизации, второй и третий управляющие входы и информационный выход подключены соответственно к первым и второму выходам и входам узла связи с процессором, вход и вы³⁵ ход блока управления соединены соответственно с первым тактовым входом канала и третьим входом регистра сдвига, а также тем, что блок управления содержит регистр управления ⁴⁰ коммутаторами, формирователь микро- * команд и память, первый вход-выход которой через узел связи с памятью соединен с входом-выходом блока и информационным входом регистра уп⁴⁵ равнения коммутаторами, выходом подключенного к выходу блока, а управляющим входом - к группе выходов формирователя микрокоманд, первый вход и выход которого соединены соответ50 ственно с входом и выходом счетчика, а второй вход - с входом блока, и тем, что блок синхронизации содержит коммутаторы синхроимпульсов и сигналов начала обмена, адресные вхо55 ды которых подключены к адресному входу блока, группы выходов - соответственно к первой и второй группам выходов блока, а информационные .5 957 входы - соответственно выходам триггера синхроимпульсов и триггера начала обмена, нулевые входы которых соединены с выходом узла формирования длительности сигнала обмена, a S единичные - соответственно с выходом элемента И-ИЛИ и первым управляющим входом блока, счетчик, управляющим входом соединенный с выходом триггера синхроимпульсов и первым уп- ¹⁰ равняющим входом блока, информационным входом - с вторым информационным входом блока, а выходом - с первым входом элемента И-ИЛИ и информационным выходом блока, выход элемен- 15 та И-ИЛИ подключен к первым входам узлов формирования длительности сигналов обмена и частоты обмена, вторые входы которых соединен с информационными входами блока и регист- 20 ра задержек, а третьи входы - с первыми управляющими входами блока и регистра задержек, вторым управляющим входом подключенного к выходу элемента И, первый вход которого сое- 25 динен с вторым тактовым входом блока, и четвертым входом узла формирования длительности сигнала обмена, а второй - с выходом триггера разрешения, единичный и нулевой входы которого зо соединены соответственно с вторым и первым управляющими входами блока, второй, третий, четвертый и пятый входы элемента И-ИЛИ соединены соответственно с выходами узла формирова- ₃₅ ния частоты обмена, регистра задержек, третьим управляющим и первым тактовым входами блока, а также тем, что узел .формирования длительности сигналов обмена содержит сдвиговый ре- _4Q гистр, выходом и тактовым входом соединенный соответственно с выходом и четвертым входом узла, а группой входов - с группой выходов буферного регистра, входы которого являются соответственно вторым и третьим входами узла, и элемент И, входами соединенный соответственно с первым и третьим входами узла, а выходом - с управляющим входом регистра сдвига.

На чертеже представлена блочная ⁵⁰ схема мультиплексного канала.

Мультиплексный канал содержит регистр 1 текущего адреса данных, текущий счетчик ?. данных, регистр 3 сдвига, узел 4 связи с процессором, ⁵⁵ представляющий собой, например уст^· ройство мультиплексирования информации, принимаемой из процессора и се-.

199 6 лектирования информации, выдаваемой в процессор, память 5 канала узел 6 связи с памятью, например представляющий собой счетчик с управлением, формирователь 7 микрокоманд., выполненный, например на кольцевом сдвигающем регистре и формирующий микрокоманду при наличии единицы в соответствующем триггере кольцевого регист¹ ра, счетчик 8, триггер 9 начала обмена, триггер 10 разрешения, триггер 11 синхроимпульсов, входной триггер 12, коммутаторы 13“16 соответственно входной информации, выходной ин- • формации, синхроимпульсов и сигналов начала обмена, узел 17 формирования длительности сигналов обмена, регистр 18 сдвига, буферный регистр 19, Ρθ“ гистр 20 задержки, узел 21 форми- • рования частоты обмена, состоящий из регистра 22 сдвига и буферного регистра 23, регистр 24 управления коммутаторами, элементы И 25~27, элемент И-ИЛИ 28, шины 29 микрокоманд, шины адреса, магистрали 31~33 связи с. процессором, ввода-вывода (связи с регистрами) канала и связи с памятью, тактовые шины 34 и 35 канала, информационных групп входов 36 и выходов 37, группы выходов 38 синхроимпульсов и группы запускающих выходов 39. Блок 40 приема информации содержит коммутатор 13 входной информации и входной триггер 12, а блок 41 передачи информации - коммутатор 14 выходной информации и элемент И 25. Блок 42 управления включает формирователь 7 микрокоманд, узел 6 связи .с памятью 5 и регистр 24 управпения коммутаторами. Блок 43 синхронизации состоит из счетчика 8, коммутатора 15 и триггера 11 синхроимпульсов, коммутатора 16 и триггера 9 сигнала начала обмена, элементов И 27 и И-ИЛИ 28, узла 17 формирования длительности сигналов обмена, включающего регистр 18 сдвига, буферный регистр 19 и элемент И 26, триггера 10 разрешения и регистра 20 задержек и узла 21 формирования частоты обмена.

Устройство работает следующим образом.

В память 5 (встроенное запоминающее устройство) канала предварительно из процессора через магистрали в соответствующие ячейки записиваются коды настройки канала на обмен с подключенными периферийными устрой7 95 ст вами. Эти коды для каждого периферийного устройства содержат информацию о начальном адресе ячейки массива оперативной памяти (ОЗУ) процессора, куда переписывается информация или откуда считывается информация, длине массива, адресе данного периферийного устройства, длительности импульсов обмена, длительности задержки между импульсом начала обмена и первым синхроимпульсом слова, частоте обмена, сигнале начала обмена. Коды для каждого периферийного устройства в памяти 5 располагаются в порядке перечисленном выше. Для инициирования обмена с каким-либо периферийным устройством процессор выдает в канал начальный адрес массива, в котором находятся коды настройки канала на обмен с этим периферийным устройством. Начальный адрес массива памяти 5 записывается в узел 6, который выполняет считывание кодов настройки из памяти. Одновременно со считыванием кодов настройки формирователь 7 команд организует выдачу микрокоманд строго в определенной последовательности и строго определенного количества, по которым считываемые коды записываются соответственно в регистр 1 ’текущего адреса, текущий счетчик 2, регистр 24, буферный регистр 19, в регистру.20 задержки, в буферный регистр 23) Последняя микрокоманда формирует сигнал начало обмена, который поступает на триггер 9 и через элемент И 26 на входы регистра 18 сдвига, переписывая тем самым код длительности импульсовобмена из буферного регистра 19 в регистр 18 сдвига. Код длительности и импульсов обмена представляет собой единицу в одном определенном разряде и нули в остальных разрядах. Единица в разряде определяет длительность импульсов обмена.

Сдвигаясь в регистре 18 сдвига она сбрасывает триггер 9 начала обмена и триггер 11 синхроимпульсов, определяя длительность импульсов обмена. Сигнал начала обмена поступает на коммутатор 16 и в зависимости от кода в регистре 24 проходит на соответствующую шину обмена с периферийным устройством. Микрокоманда, формируй ющая сигнал начала обмена, также взводит триггер 10 разрешения, который разрешает прохождение тактовых

7199 . 8 импульсов на регистр 20 задержки. Сдвиг единицы, записанной в определенный разряд регистра 20 задержки, определяемой кодом настройки, зада5 ется время задержки между сигналом начала обмена и первым синхроимпульсом. При наличии единицы в послед. нем разряде регистра 20 тактовый импульс проходит на выход ячейки Πιο ИЛИ 28 и взводит триггер 11 синхроимпульсов, одновременно запуская узел 17 формирования длительности сигналов обмена. На выходе триггера 11 синхроимпульсов сформируется синх15 роимпульс, который пройдет через коммутатор 15 в соответствии с кодом, записанным в регистр 24, и выйдет на соответствующую магистраль обмена с периферийным устройством.

2о Тактовый импульс с выхода ячейки И-ИЛИ 28 поступает на входы регистра 22 сдвига, переписывая в него код настройки с буферного регистра 23. Сдвиг единицы этого кода определяет частоту выдачи синхроимпульсов каналов. Синхроимпульсы одновременно поступают в регистр 3, выдвигая из него информацию или вдвигая информацию и на счетчик 8, который опреде₃₀ ляет число синхроимпульсов в слове обмена.

Сигнал переполнения счетчика 8 поступает в узел 4, который по этому сигналу организует обмен с процессором в режиме непосредственного доступа к ОЗУ с начальным адресом ячейки массива, записанным в регистре 1 и объемом массива, записанным в текущем счетчике 2. В режиме записи информации в периферийные устройства информация из ОЗУ записывается в ^е регистр 3, а в режиме чтения из периферийных устройств информация из регистра 3 записывается в ОЗУ.

Для осуществления обмена с другим периферийным устройством процессор выдает в канал начальный адрес массива памяти 5 этого периферийного устройства и процесс работы канала происходит аналогично.

Таким образом, предлагаемый мультиплексный канал обеспечивает возможность обслуживания периферийных устройств с различными временными диаграммами обмена и различными длительностями сигналов обмена путем ввода в память канала для каждого периферийного устройства кодов определяющих временные параметры обмена.

Claims (2)

1. Изобретение относитс  к вычислительной технике и предназначено дл  использовани  а вычислительных сист мах а/, разветапенной сетью периферий ных устройств. Известны мультиплексные каналы , содержащие устройство управ .лени , узлы св зи (стыковки) с oneративной пам тью (ОЗУ) и процессором , регистр св зи с интерфейсом (регистр-преобразователь), регистры управл ющего слова, текущего адреса данных, текущего счетчика данных пам ть подканалов, регистр кода операций и указателей. Все перечисленные узлы и регистры соединены с общими магистрал ми. Обмен информацией в этих устройствах между периферийными устройствами и пам тью процессорапроизводитс  путем настройки,т.е. выдачи начальных адресов, объема массива, режимов обмена Г. Недостаток этих каналов состоит d ограниченной области применени , вследствие невозможности обслуживани  одним каналов внешних устройс-гв, имеющих разные временные диаграммы обмена, разные длительности сигналов обмена. В результате дл  каждой группы абонентов имеющих одинаковую диаграмму обмена, длительность сигналов обмена, необходимо иметь свой мультиплексный канал, что значительно усложн ет системы ввода-вывода в цифровых вычислительных комплек-сах , снижает -их надежность. Наиболее близким к предлагаемому по технической сущности,  вл етс  мультиплексный канал, содержащий блок приема информации, группа входов которого  вл етс  группой информационных входов канала, первый и второй выход соединен непосредственно и через первый сдвиговый регистр с соответствующими информационными входами блока передачи информации, другие информационные входы которого подключены соответственно к выходам регистра управл ющего слова и второ го сдвигового регистра, группа выходов - к группе информационных выходов канала, а управл ющий вход к первым входам блока управлени ,входу элемента.И-ИЛИ и первым управ л ющим входам коммутатора адреса, блока приема информации и узла св зи с процессором, вход-выход которо го соединен с магистралью обмена с процессором, информационный выход с информационными входами первого и второго сдвиговых регистров, регистра управл ющего слова, регистра текущего адреса данных, текущего счетчика данных, блока управлени  и через регистр номера перифери ного устройства с информационным вх дом коммутатора адреса, группа выхо дов которого подключена к адресным входам блоков приема и передачи информации и формировател  синхроимпульсов , группа выходов которого  в л етс  группой синхросигналов канала , второй выход блокч управлени  соединен с счетными входами текущего счетчика данных и регистра текущего адреса данных, выходами соединенных с соответствующими входами узла св зи с процессором и блока управлени ,- группа выходов которого подключена к группе управл ющих вых дов канала, вторые выходы сдвиговых регистров соединены с соответствующими входами узла св зи с процессором 2. Недостаток этого устройства состоит в ограниченной области применени . Цель.изобретени  - расширение об ласти применени  канала. Поставленна  цель достигаетс  тем, что в мультиплексном канале, содержащем блок приема информации, группа выходов которого  вл етс  группой информационных входов канала , блок передачи информации, группа выходов которого  вл етс  группо информационных выходов канала, блок синхронизации, перва  группа выходов которого  вл етс  группой выходов синхронизации канала, блок упра лени , выход которого соединен с ад ресными входами блоков приема и переда .чи информации и блока синхрониз ции, регистр сдвига, первый вхГД и выход которого соединены COOTBCI4 ственно с выходом блока приема информации и информационным входом блока передачи информации, второй вход с синхронизирующим входом блока передаци информации и управл ющим выходом блока синхронизации, а третий вход - с первым входом узла св зи с процессором и информационными входами регистра текущего адреса данных и текущего счетчика данных, входывыходы которых подключены к магистрали ввода-вывода канала, входам-выходам регистра сдвига и блока управлени  и первому входу-выходу узла св зи с процессором, второй входвыход которого  вл етс  входом-выходом канала, а первый вход соединен с выходом текущего счетчика данных, управл ющие входы текущего счетчика данных и регистра текущего адреса данных и первый управл ющий вход блока синхронизации подключены к труп.пе выходов блока управлени , первый информационный вход блока синхронизации подключен к магистрали вводавывода канала, втора  группа выходов и два тактовых входа  вл ютс  соответственно группой выходов запуска и первым и вторым тактовыми входами канала, второй информационный вход блока синхронизации, второй и третий управл ющие входы и информационный выход под| лючены соответственно к первым и второму выходам и входам узла св зи с процессором, вход и выход блока управлени  соединены соответственно с первым тактовым входом канала и третьим входом регистра сдвига, а также тем, что блок управлени  содержит регистр управлени  коммутаторами, формирователь микро- команд и пам ть, первый вход-выход которой через узел св зи с пам тью соединен с входом-выходом блока и информационным входом регистра вправлени  коммутаторами, выходом подключенного к выходу блока, а управл ющим входом - к группе выходов формировател  микрокоманд, первый вход и выход которого соединены соответственно с входом и выходом счетчика, а второй вход - с входом блока, и тем, что блок синхронизации содержит коммутаторы синхроимпульсов и сигналов начала обмена, адресные еходы которых подключены к адресному входу блока, группы выходов - соответственно к первой и второй группам выходов блока, а информационные входы - соответственно выходам триг гера синхроимпульсов и триггера начала обмена, нулевые входы которых соединены с выходом узла формировани  длительности сигнала обмена, а единичные - соответственно с выходом элемента И-ИЛИ и первым управл  ющим входом блока, счетчик, управл ющим входом соединенный с выходом триггера синхроимпульсов и первым у равл ющим входом блока, информацион ным входом - с вторым информац-ионным входом блока, а выходом - с пер вым входом элемента И-ИЛИ и информационным выходом блока, выход элемен та И-ИЛИ подключен к первым входам узлов формировани  длительности сигналов обмена и частоты обмена, вторые входы которых соединен с информационными входами блока и регист ра задержек, а третьи входы - с первыми управл ющими входами блока и регистра задержек, вторым управл ющим входом подключенного к выходу элемента .И, первый вход которого сое динен с вторым тактовым входом блока и четвертым входом узла формировани  длительности сигнала обмена, а второй - с выходом триггера разрешени  единичный и нулевой входы которого соединены соответственно с вторым и первым управл ющими входами блока второй, третий, четвертый и п тый входы элемента И-ИЛИ соединены соответственно с выходами узла формирова ни  частоты обмена, регистра задержек , третьим управл ющим и первым та товым входами блока, а также тем, чт узел ,рмировани  длительности си|- налов обмена содержит сдвиговый регистр , выходом и тактовым входом сое диненный соответственно с выходом и четвертым входом узла, а группой входов - с группой выходов буферного регистра, входы которого  вл ютс  соответственно вторым и третьим входами узла, и элемент И, входами сое диненный соответственно с первым и третьим входами узла, а выходом - с управл ющим входом регистра сдвига. На чертеже представлена блочна  схема мультиплексного канала. Мультиплексный канал содержит регистр 1 текущего адреса данных, текущий счетчик . данных, регистр 3 сдвига, узел св зи с процессором представл ющий собой, например уст ройство мультиплексировани  информации , принимаемой из гфоцессора и селектировани  информации, выдаваемой в процессор, пам ть 5 канала узел 6 св зи с пам тью, например представл ющий собой счетчик с управлением, формирователь 7 микрокоманд., выполненный , например на кольцевом сдвигающем регистре и формирующий микрокоманду при наличии единицы в соответствующем триггере кольцевого регист ра, счетчик 8, триггер 9 начала обмена , триггер 10 разрешени , триггер 11 синхроимпульсов, входной триггер 12, коммутаторы соответственно входной информации, выходной информации , синхроимпульсов и сигналов начала обмена, узел 17 формировани  длительности сигналов обмена, регистр 18 сдвига, буферный регистр 19. регистр 20 задержки, узел 21 формировани  частоты обмена, состо щий из регистра 22 сдвига и буферного регистра 23, регистр 2it управлени  коммутаторами , элементы И , элемент И-ИЛИ 28, шины 29 микрокоманд, шины 30 адреса, магистрали сврди с. процессором, ввода-вывода (св зи с регистрами) канала и св зи с г ам тью, тактовые шины 3 и 35 канала, информационных грулп входов Зб и выходов 37, группы выходов 38 синхроимпульсов и группы запускающих выходов 39. Блок +0 приема информации содержит коммутатор 13 входной информации и входной триггер 12, а блок k передачи информации - коммутатор 1 выходной информации и элемент И 25. Блок 42 улравлени  включает формирователь 7 микрокоманд, узел 6 св зи с пам тью 5 и регистр управпени  коммутаторами. Блок синхронизации состоит из счетчика 8, коммутатора 15 и триггера 11 синхроимпульсов , коммутатора 16 и триггера 9 сигнала начала обмена, элементов И 27 и И-ИЛИ 28, узла 17 Формировани  длительности сигналов обмена , включающего регистр 18 сдвига, буферный регистр 19 и элемент И 26, триггера 10 разрешени  и регистра 20 задержек и узла 21 формировани  частоты обмена. Устройство работает следующим образом . В пам ть 5 (встроенное запоминающее устройство) канала предварительно из процессора через магистрали в соответствующие  чейки записиваютс  коды настройки канала на обмен с подключенными периферийными устройствами . Эти коды дл  каждого периферийного устройства содержат информацию о начальном адресе  чейки массива оперативной пам ти (ОЗУ) процессора, куда переписываетс  ийформаци  или откуда считываетс  информаци , длине массива, адресе данного периферийного устрэйства, длительности импульсов обмена, длительности задержки между импульсом начала обмена и первым синхроимпульсом слова, частоте обмена, сигнале начала обмена. Коды дл  каждого периферийного устройства в пам ти 5 располагаютс  в пор дке перечисленном выше. Дл  инициировани  обмена с каким-либо периферийным устройством процессор выдает в канал начальный адрес массива, в котором наход тс  коды настройки канала на обмен с этим периферийным устройством . Начальный адрес массива пам ти 5 записываетс  в узел 6, который выполн ет считывание кодов настройки из пам ти. Одновременно со считыванием кодов настройки формирователь 7 команд организует выдачу микрокоманд строго в определенной последовательности и строго определенного количества, по которым считываемые коды записываютс  cooTBetcTBeHно в регистр 1 текущего адреса, текущий счетчик 2, регистр 2k, буферный регистр 19, в регистр.20 задержки , в буферный регистр 23 Последн   микрокоманда формирует сигнал начало обмена, который поступает на три гер 9 и через элемент И 2б на входы регистра 18 сдвига, переписыва  тем самым код длительности импульсов обмена из буферного регистра 19 в регистр 18 сдвига. Код длительности и импульсов обмена представл ет собой единицу в одном определенном разр де и нули в остальных разр дах. Единица в разр де определ ет длительность импульсов обмена. Сдвига сь в регистре 18 сдвига она сбрасывает триггер 9 начала обмена и триггер 11 синхроимпульсов, определ   длительность импульсов обмена . Сигнал начала обмена поступает на KOMhtyTaTop 16 и в зависимости от кода в регистре 2 проходит на со ответствующую шину обмена с периферийным устройством. Микрокоманда, форми юща  сигнал начала обмена, также взводит триггер 10 разрешени , который разрешает прохождение тактовых импульсов на регистр 20 задержки. Сдвиг единицы, записанной в определенный разр д регистра 20 задержки, определ емой кодом настройки, задаетс  врем  задержки между сигналом начала обмена и первым синхроимпульсом . При наличии единицы в последнем разр де регистра 20 тактовый импульс проходит на выход  чейки ИИЛИ 28 и взводит триггер 11 синхроимпульсов , одновременно запуска  узел 17 формировани  длительности сигналов обмена. На выходе триггера 11 синхроимпульсов сформируетс  синхроимпульс , который пройдет через коммутатор 15 в соответствии с кодом , записанным в регистр , и выйдет на соответствующую магистраль обмена с периферийным устройством. Тактовый импульс с выхода  чейки И-ИЛИ 28 поступает на входы регистра 22 сдвига, переписыва  в него код настройки с буферного регистра 23. Сдвиг единицы этого кода определ ет частоту выдачи синхроимпульсов каналов . Синхроимпульсы одновременно поступают в регистр 3, выдвига  из него информацию или вдвига  информацию и на счетчик 8, который определ ет число синхроимпульсов в слове обмена. Сигнал переполнени  счетчика 8 поступает в узел , который по этому сигналу организует обмен с процессором в режиме непосредс 7венного доступа к ОЗУ с начальным адресом  чейки массива, записанным в регистре 1 и объемом массива, записанным в текущем счетчике 2. В режиме записи информации в периферийные устройства информаци  из ОЗУ записываетс  в регистр 3 а в режиме чтени  из периферийных устройств информаци  из регистра 3 записываетс  в ОЗУ. Дл  осуществлени  обмена с другим периферийным устройством процессор выдает в канал начальный адрес массива пам ти 5 этого периферийного устройства и процесс работы канала происходит аналогично. Таким образом, предлагаемый мультиплексный канал обеспечивает возможность обслуживани  периферийных устройств с различными временными диаграммами обмена и различными длительност ми сигналов обмена путем ввода в пам ть канала дл  каждого периферийного устройства кодов определ ющих временные параметры обмена. Формула изобретени  1, Мультиплексный канал, содержащий блок приема информации, группа входов которого  вл етс  группой информационных входов канала, блок передачи информации, группа выходов ко торого  вл етс  группой информационных выходов канала, блок синхронизации , перва  группа выходов которого  вл етс  г эуппой выходов синхронизации канала, блок управлени , выход которого соединен с адресными входами блоков приема и передачи информации и блока синхронизации, регИстр сдвига, первый вход и выход которого соединены cooTBeTctseHHo с выходом блока приема информации и информационным входом блока передачи информации , второй вход - с синхронизирующим входом блока передачи информа ции и управл ющим выходом блока син ронизации, а третий вход - с первым входом узла св зи с процессором и информационными входами регистра текущего адреса данных и текущего счетчика данных, входы-выходы которых подключены к магистрали вводавывода канала, входам-выходам регистра сдвига и блока управлени  и первому входу-выходу узла св зи с процессором, второй вход-выход кото рого  вл етс  входом-выходом канала а первый вход соединен с выходом текущего счетчика данных, управл ющие входы текущего счетчика данных и регистра текущего адреса данных и первый управл ющий вход блока синхронизации подключены к группе выходЬв блока управлени , о т л и чающийс  тем, что, с целью расширени  области применени  канала , первый информационный вход блока синхронизации подключен к магист рали ввода-вывода канала, втора  гр па выходов и два тактовых входа  вл ютс  соответственно группой выходов запуска и первым и вторым тактовыми входами канала, второй инфор мационный вход блока синхронизации, второй и третий управл ющие входы и информационный выход подключены соответственно к первому и второму вы ходам и входам узла св зи с процессором , вход и выход блока управлени  соединены соответственно с пергвым тактовым входом канала И третьим входом регистра сдвига.
2. 2. Канал по п. 1, отличающийс  тем, что блок управле9 910 ни  содержит регистр управлени  коммутаторами , формирователь микрокоманд и пам ть, первый вход-выход которой через счетчик соединен с входом-выходом блока и информационным входом регистра управлени  коммутаторами , выходом подключенного к выходу блока, а управл ющим входом - к группе выходов формировател  микрокоманд , первый вход и выход которого соединены соответственно с входом и выходом счетчика, а второй вход - с входом блока. 1, о т л и ч а3 . Канал по п. ю щ и и с   тем, что блок синхронизации содержит коммутаторы синхроимпульсов и сигналов начала обмена, адресные входы которых подключены к адресному входу блока, группы выходов - соответственно к первой и втоРой группам выходов блока, а информационные входы - соответственно к выхо дам триггера синхроимпульсов и триггера начала обмена, нулевые которых соединены с выходом узла формировани  длительности сигнала обмена, а единичные - соответственно с выходом элемента И-ИЛИ и первым управл ющим входом блока, счетчик, управл ющим входом соединенный с выходом триггера синхроимпульсов и первым управл ющим входом блока, информационным -ВХОДОМ - с вторым информационным входом блока, а выходом - с первым входом элемента И-ИЛИ и информационным выходом блока, выход элемента И-ИЛИ подключен к первым входам узла формировани  длительности сигналов обмена и частоты обмена, вторые входы которых соединены с информационными входами блока и регистра задержек, а третьи входы - с первыми управл ющими входами блока и регистра задержек, вторым управл ющим входом подключенного к выходу элемента И, первый вход которого соединен с вторым тактовым входом блока и четвертым входом узла формировани  длительности сигналов обмена, а второй - с выходом триггера разрешени , единичный и нулевой аходы которого соединены соответственно с вторым и первым управл ющими входами блока, второй, третий, четвертый и п тый входы элемента И-ИЛИ соединены соответственно с выходами узла формировани  частоты обмена, регистра задержек, третьим управл ющим и первым тактовым входами блока.

   , Канал по пп, 1 и 3i отличающийс  тем, что узел формировани  длительности сигналов обмена содержит сдвиговый регистр, выходом и тактовым входом соединенный соответственно с выходом и четвертым входом узла, а группой входов - с группой входов буферного регистра, входы которого  вл ютс  соответственно вторым и третьим входами узла, и элемент И, входами соединенный соответственно с .первым и третьим входами узла, а выходом - с управл ющим входом регистра сдвига.

   5. Канал попа. 1иЗ отлиЧающийс  тем, что узел формировани  частоты обмена содержит буферный регистр и регистр сдвига, выход которого  вл етс  выходом блок а перва  группа входов соединена с выходами буферного регистра, входы которого  вл ютс  вторым и третьим входами блока, втора  группа входов регистра сдвига  вл етс  первым входом блока.

   Источники информации, прин тые во внимание при экспертизе

   1.Карцев М.А. Архитектура ЦВМ. М., Наука, 1978, § 3.2.2.

   2.Авторское свидетельство СССР N° 769522, кл. G Об F 3/0, 1978 (прототип).