SU1221674A1 - Устройство дл передачи и приема информации - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и телемеханики и может быть использовано дл  обмена информацией в различных системах сбора и обработки информации и в устройствах дл  рассредоточенных объектов. Цель изобретени  - увеличение дальности передачи и расширение области применени  устройства путем обеспечени  сопр жени  с различными каналами св зи за счет вве- . дени  блоков пам ти, блока контрол  четности, частотного детектора, коммутатора , модул тора,синхронизатора элемента задержки. Информаци  из интерфейсной магистрали через приемопередатчик попадает в первый блок пам ти, если одновременно устройство прин ло код команды передачи, то информаци  через преобразователь кода попадает в блок контрол  на четность, где производитс  проверка на нечет байта передаваемой информации, далее информаци  через модул тор и линейный блок поступает в канал св зи. При наличии кода команды приема передаваема  информаци  задерживаетс  в блоке пам ти. Аналогичным образом устройство работает в режиме приема информации, 1 з,п, ф-лы. 2 ил. (Л to 1C ЦтЛ 05 4;:а

Description

1

Иаобретение относитс  к вычисли тельной технике и телемеханике и может быть использовано дл  обмена информацией в различных системах сбора и обработки информации и в устройствах дл  рассредоточенных объектов.

Цель изобретени  - увеличение дальности передачи и расширение области применени  устройства путем обеспечени  сопр жени  с различными каналами св зи.

На фиг.1 представлена блок-схема предложенного устройства; на фиг.2- вариант функциональной схемы исполнени  блока управлени .

Устройство содержит приемо-пере- датчик 1, дешифратор 2 команд, блок 3 запроса, подключенные к интерфейсной магистрали 4, блок 5 пам ти, соединенный с выходами приемо-передат- чика I и блока 6 управлени , триггеры 7 и 8 соединенные с приемо-пере- датчиком 1, дешифратором 2 команд и блоком 3 запроса, соединенным с блоком 6 управлени , преобразователь 9 кода, подключенный к блоку-5 пам ти и таймеру 10, соединенному с блоком 6 управлени , блок 11 пам ти, соединенный f с блоком 6 управлени , блок 11 пам ти, соединенный с приемо-пере датчиком 1, преобразователь 12 кода, подключенный к блоку 6 управлени , блок 13 контрол  четности, соединен- ньй с преобразователем 9 кода и блоком 6,управлени , блок 14 контрол  кода, соединенный с приемо-передатчи ком I и с блоком 11 пам ти и преобразователем 12 кода, генератор 15, соединенный с блоком 6 управлени , преобразователем 9 кода, таймером 10, элементом 16 задержки и синхронизатором 17, соединенным с преобразователем 12 кода, модул тор 18, соединенный с блоком 6 управлени , блоком 13 контрол  четности, генератором 15, .элементом 16 задержки и с линейным блоком 19, подключенным к коммутатору 20, частотному детектору 21, соединенному с синхронизатором 17, и к каналу 22 св зи, соединенному с коммутатором 20, подключенным к блоку 6 управлени , элементу 16 задержки и модул тору 18.,

Приемо-передатчик 1 осуществл ет параллельное двунаправленное формирование сигналов дл  приема и передачи информации с шин интерфейсной магистрали 4 от подключенного к ней внеш1

- -

15

20

25

2216742

него управл ющего устройства (не показанного ) . Дешифратор 2 команд - прием кода команд от интерфейсной магистрали 4, организующих различные

5 режимы работы предложенного устройства . Блок 3 запроса предназначен дл  вьщачи в интерфейсную магистраль 4 маскированных сигналов запроса св зи приема или передачи.

Интерфейсна  магистраль 4 представл ет собой набор шин адресных информационных и управл ющих сигналов и предназначена дл  св зи предложенного устройства с управл ющими и другими устройствами, подключенными к . данной магистрали.

Блок 5 пам ти осуществл ет хранение байта передаваемой информации в период между двум  запросами св зи передачи, с которыми предложенное устройство обращаетс  к интерфейсной магистрали 4 при передаче информации. Блок 6 управлени  организует работу всех блоков по алгоритму, задаваемому выбранным режимом работы устройства . Триггеры 7 и 8 служат дл  маскировани  сигналов запроса св зи приема и передачи соответственно. Преобразователь 9 кода преобразует параллельный код передаваемой информации в последовательный. Таймер 10 устанавливает длительность передачи одного байта. Блок 11 пам ти осуществл ет хранение байта принимаемой ин35 формации в период между двум  запросами св зи приема, с которыми предложенное устройство обращаетс  к интерфейсной магистрали 4 при приеме информации. Преобразователь 12 кода

40 осуществл ет преобразование последовательного кода принимаемой информации в параллельный. Блок 13 контрол  четности предназначен дл  проверки на нечет байта передаваемой информа45 ции и, при необходимости, дополн ет его до нечета в защитном разр де. Блок 14 контрол  кода предназначен дл  проверки кодовых комбинаций принимаемых сигналов, Генератор 15 фор- .

50 мирует сигналы различных частот, необходимые дл  работы предложенного устройства со скоростью, выбранной в зависимости от типа канала 22 св зи , сигналы опорной частоты, исполь55 зуемой в модул торе 18, и тактирующие сигналы, необходимые дл  работы синхронизатор.а 17 и блока 6 управлени . Элемент 16 задержки формирует

30

31

задержку времени перезаписи информации из блока 5 пам ти в преобразователь 9 кода, организаци  которой св зана с переключением радиостанции с приема на передачу (в случае ра- диоканала) и со временем, необходимым дл  раскачки фильтров приемника Синхронизатор 17 обеспечивает установление синхронизма между принимаемыми из канала 22 св зи посылками и тактовыми импульсами приемника, а также слежение за фазой принимаемых посылок, уход которой может быть обусловлен нестабильностью частот тактовых генераторов передатчика и приемника. Модул тор 18 предназначен дл  цифрового синтезировани  группы частот заполнени  информационных посылок О и 1. Линейный блок 19 предназначен дл  сопр жени  прёдло- женного устройства с каналом 22 св зи . Коммутатор 20 осуществл ет подключение предложенного устройства к каналу 22 св зи в зависимости от типа его и выбранной скорости передачи информации.

Частотный детектор 21 предназначен дл  преобразовани  частотно-модулированных сигналов, принимаемьгх из канала 22 св зи, в последователь- ность двоичных сигналов, и включает в себ  полосовой фильтр, усилитель- ограничитель и детектор частотно-модулированных сигналов. Канал 22 св зи представл ет собой канал тональ- ной частоты с двух- или четырехпро- водным окончанием или радиоканал.

На фиг.2 показаны св зи блока 6 управлени  с дешифратором 2 команд, блоком 3 запроса, блоком 5 пам ти, таймером 10, преобразователем 12 кода, блоком 13 контрол  четности, генератором 15, элементом 16 задержки , модул тором 18, коммутатором 20.

Блок управлени  6 содержит эле- мент И-ИЛИ 23, элемент И 24, первый - третий триггеры 25 - 27, первый и второй формирователи 28 и 29.

Блок 6 управлени  по командам, принимаемым с дешифратора 2 команд и сигналам разрешени , принимаемым с выхода таймера 10, формирует сигналы запроса св зи, приема и передачи , поступающие на входы блока 3 запроса, сигнал разрешени  загрузки блока 5 пам ти данными, выдает в преобразователь 12 кода сигнал разрешени  приема данных, а на вход генера744

тора 15 - сигнал, разрешающий поступление на вход блока 6 управлени  сигналов тактовой частоты, определ ющей скорость приема или передачи информации , формирует сигнал, блокирующий работу блока 13 четности при передаче кода старта или разрешающий его работу при передаче данных, формирует сигнал дл  запуска модул тора 18 и элемента 16 задержки и на вход коммутатора 20 (дл  подключени  предлагаемого устройства к каналу 22 св зи ) .

Устройство работает в режимах: передача информации в канал 22 св зи, прием информации из какала 22 св зи, маскирование сигналов запроса св зи передачи и запроса св зи приема, фор- мируемых в конце каждого цикла соответственно передачи или приема. Число циклов определ етс  длиной массива информации. Биты информации передаютс  или принимаютс  по тактам, из которых состоит каждый цикл.

Режим работы предлагаемого устройства выбираетс  от внешнего управл ющего устройства, подключенного к интерфейсной магистрали 4, дешифратором 2 команд в соответствии с адресным словом, поступающим через приемопередатчик 1 .

Передача информации подраздел етс  на предачу кода старта и передачу данных в канал 22 св зи.

Дешифратор 2 команд, прин в от интерфейсной магистрали 4 адресное слово кода старта и : правл юшзнй сигнал на занесение команды, вьздает на вход блока 6 управлени  сигнал разрешени  передачи кода старта, по которому блок 6 управлени  при наличии сигнала разрешени  с таймера 10 формирует сигнал запроса св зи передачи , поступающий на вход блока 3 запроса .

Блок 6 управлени  вырабатывает сигнал, разрешающий загрузку блока 5 пам ти, поступающий от интерфейсной магистрали 4 через приемо-передатчик 1, выдает на генератор 15 сигнал, разрешающий поступление на входы блока 6 управлени  тактовой частоты, определ ющей скорость передачи информации , формирует сигнал, блокирующий работу блока 13 контрол  четт ности при передаче кода старта или разрешающий его работу при передаче данных, формирует сигналы дл  запуска модул тора 18 и элемента 16 задержки и дл  подключени  устройства к каналу 22 св зи через коммутатор 20.

Одновременно с формированием так- ТОБОЙ частоты, поступающей через элемент 16 задержки на входы таймера 10 и преобразователь 9 кода, осуществл етс  перезапись кода старта из блока 5 пам ти в преобразователь 9 кода..

Формат передаваемого сообщени  содержит дев ть двоичных разр дов: восемь - информационных и дев тьй - разр д защиты по паритету.

В последовательном коде данные с выхода преобразовател  9 кода через блок 13 контрол  четности, модул тор 18 и линейный блок 19 вьщаютс  в канал 22 св зи в форме частотных по- сьшок.

при выдаче кода старта блок 13 контрол  чётности выдает информацию- из преобразовател  9 кода на модул тор 18, не дополн   ее до нечета.

Передача данных осуществл етс  аналогично передаче кода старта, блок 13 контрол  четности, при этом осуществл ют по команде из б ока 6 управлени  проверку байта передавае- мой информации по паритету и, в случае необходимости, дополн ют ее до нечета в дев том разр де сообщени .

Интервальный таймер 10 определ ет ,цлительность передачи одного байта информации. По истечении времени, достаточного дл  прохождени  на модул тор 18 восьми бит информации, таймер 10 выдает на блок 6 управлени  сигнал разрешени  формировани  запроса св зи передачи.

Если за врем , достаточное дл  передачи последних двух бит информации , внешнее устройство не выдает следующий байт информации, то блок 6 управлени  формирует сигнал сброса на все элементы пам ти, снимает сигнал запроса св зи передачи и отключае канал 22 св зи.

Режим приема информации из канала 22 св зи обеспечиваетс  следун цим образом.

Информаци , прин та  из канала 22 св зи в виде частотных посыпок, поступает через линейный блок 19 на частотный детектор 21, где преобразуетс  в последовательности двоичных сигналов 5 поступающих на синхронизатор 17. Последний формирует соответственно прин той скорости обмена информацией такты, синхронизированные относительно принимаемых сигналов, и со сдвигом в 1,5 такта вьщает в последовательном коде в преобразователь 12 кода всю принимаемую информацию . После приема байта информации осуществл етс  перезапись содержимого преобразовател  12 кода в блок 11 пам ти. Одновременно эта информаци  поступает в блок 14 контрол  кода, где она провер етс  на соответствие прин тым кодовым комбинаци м, например , на нечет числа бит и на совпадение байтов (повтор). При вы влении ошибки блок 14 контрол  кода выдает на приемо-передатчик 1 сигнал, запрещающий выдачу информации в интерфейсную магистраль 4.

По окончании приема байта информации в блок 11 пам ти, блок 6 управлени  формирует сигнал запроса св зи приема, поступающий на вход блока 3 запроса.

Выдача сигнала запроса св зи приема , маскируемого триггером 7, через блок 3 запроса в интерфейсную магистраль 4,  вл етс  окончанием цикла приема очередного байта информации.

Прин тый байт информации выдаетс  в интерфейсную магистраль 4 через приемо-передатчик 1 при обращении внешнего управл ющего устройства к предложенному устройству.

По следующему обр.ащению через интерфейсную магистраль 4 внешнего управл ющего устройства производитс  опрос и выдача в интерфейсную магистраль 4 (через приемо-передатчик I) кода слова состо ни , которое включает признаки: установлени  синхрониз-. ма, перехода устройства из режима приема в режим передачи, выхода устройства в канал 22 св зи, наличи  ошибки в информационном байте, наличи  сигнала в канапе св зи в пределах установленного уровн  приема, маскировани  сигнала запроса св зи приема, маскировани  сигнала запроса св зи передачи.

После анализа кода слова состо ни  внешним управл ющим устройством цикл св зи может быть повторен.

В режиме маскировани  сигналов запросов св зи передачи или приема дешифратор 2 команд определ ет адрес соответствующих триггеров 7 или 8,

после чего через интерфейсную магистраль 4 и прйемо-передатчик 1 производитс  сн тие маски приема или передачи (установка триггеров 7 и 8 в о) и соответствующий сигнал за- проса св зи приема или передачи выдаетс  в интерфейсную магистраль 4.

Claims (2)

1. Устройство дл  передачи и приема информации, содержащее приемопередатчик , вход-выход которого соединен с интерфейсной магистралью, первый выход приемопередатчика под- ключен к первому входу первого триггера , первому :входу второго триггера и первому входу дещифратора команд, вход-выход которого подключен к интерфейсной магистрали, первый выход дешифратора команд -подключен к второму входу первого триггера, выход которого подключен к первому входу блока запроса, выход которого подключен к интерфейсной магистрали,- второй выход дешифратора команд подключен к второму входу второго триггера , выход которого соединен с вторым входом блока запроса, первый преобразователь кода, линейный блок, вход-выход которого соединен с каналом св зи, второй преобразователь кода, блок контрол  кода, выход которого соединен с первым входом приемопередатчика , отличающее- с   тем, что, с целью увеличени  дальности передачи и расщирени  области применени  устройства путем . обеспечени  сопр жени  с разлишйзгми каналами св зи, в него введены первый блок пам ти, второй блок пам ти, блок управлени , таймер, лок контрол  четности, генератор, элемент задержки, синхронизатор, частотный детектор, коммутатор, модул тор, вы- ход которого соединен с первым входом линейного блока, первый выход которого соединен с входом частотного детектора, выход которого соедиг- нен с первым входом синхронизатора, выход которого соединен с первым входом первого преобразовател  кода, выход которого соединен с входом первого блокапам ти и входом блока контрол  кода, выход первого блока пам ти соединен с вторым входом приемопередатчика , второй выход которог соединен с первым входом второго блока пам ти, выход которого соединен с первым входом второго преобразовател  кода, выход которого соединен с первым входом блока контрол  четности , выход которого соединен с первым входом модул тора, первый и второй выходы блока управлени  соединены соответственно с третьим и четвертым входами блока запроса, третий выход блока управлени  соединен с вторым входом второго блока пам ти, четвертый выход блока управлени  соединен с вторым входом блока контрол  четности , п тый выход блока управлени  соединен с первым входом элемента задержки, входом коммутатора и вторы входом модул тора, шестой выход блока управлени  соединен с вторым входом первого преобразовател  кода и входом генератора, первый выход генератора и выход элемента задержки соединены с первым входом блока управлени , входом таймера и вторым входо второго преобразовател  кода, второй йыход генератора соединен с третьим входом модул тора, вторыми входами синхронизатора и элемента задержки, первый выход таймера соединен с третьим входом второго преобразовател  кода, второй выход таймера соединен с вторым входом блока ущ5 влени , третий вьпсод дешифратора соединен с третьим входом блока управлени , выход коммутатора соединен с каналом св зи.

2. Устройство по П.1, о т л и - чающеес  тем, что блок управлени  содержит элемент И-ИЛИ, элемент И, первый, второй и третий, триггеры, первый и второй формирователи сигналов , первый выход элемента И-ЙДИ соединен с первым входом элемента И, выход которого соединен с первым входом первого триггера, второй выход элемента И-ИЛИ соединен с вторым входом элемента И и первыми входами второго триггера и первого формировател  сигналов, выход первого триггера соединен с первым входом третьего триггера и  вл етс , шестым выходом блока управлени , первый вход которого  вл етс  вторым входом третьего триггера и первым входом второго формировател  сигналов, первый выход которого соедршен с вторым входом второго триггера, выход которого объединен с вторым входом второго формировател  сигналов и  вл етс  четвер9

тым выходом блока управлени , второй вход которого  вл етс  вторым вкодом первого триггера и вторым входом второго формировател  сигналов, третий вход блока управлени   вл етс  входом элемента И-ИЛИ и вторым входом первого формировател  сигналов, пер

74

0

вый и второй выходы которого  вл ютс  соответственно первым и вторым выходами блока управлени , первый и второй выходы третьего триггера  вл ютс  соответственно п тым и третьим входами блока управлени  .

фм./

Щиг.1