SU809145A1 - Устройство дл сопр жени электрон-НыХ ВычиСлиТЕльНыХ МАшиН - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  программного сопр жени  электронных вычислительных машин (ЭВМ) в многомашинных вычислительных системах.

Известны устройства дл  сопр жени  ЭВМ, содержашие блок селекции, блок синхронизации , блок оперативной пам ти и блок буферной пам ти 1.

Недостатки этих устройств - больша  трудоемкость подготовки данных и программ и низкое быстродействие вследствие ограниченных их функциональных возможностей .

Наиболее близким к предлагаемому  вл етс  устройство дл  программного сопр жени  электронных вычислительных машин, содержащее блок селекции, блок синхронизации , блок оперативной пам ти и блок буферной пам ти, блок преобразовани  числовой информации и блок преобразованиз  командной информации, первые входы которых соединены со вторыми выходами блока буферной пам ти, а выходы соединены соответственно со вторым и третьим входами блока буферной пам ти , второй вход блока преобразовани 

Claims (2)

1. числовЬй информации подключен к п тому выходу блока селекции, шестой выход которого св зан со вторым входом блока преобразовани  командной информации, причем первый, второй, третий и четвертый выходы 5 блока селекции соответственно подключены к первому, второму, третьему и четвертому входам блока синхронизации, п тый и шестой входы которого подключены соответственно к первому и второму входам блока селекции и информационному и управл ющему входам устройства, первый и второй выходы блока синхронизации соединены соответственно с адресным входом блока оперативной пам ти и первым входов блока буферной пам ти, первый выход которого подключен к информационному входу блока оперативной пам ти, блок преобразовани  числовой информации содержит дешифратор, первый и второй входы которого соединены соответственно с первым и вторым вхадами блока, управлени , соединенный первым входом с дешифратором, схему сравнени , соединенную первым выходом с третьим входом дешифратора и вторым в.ходом узла управлени , пам ть констант, соединенную входом с первым выходом yj.u управлени , а первым выходом - с первым входом схемы сравнени , второй вход которой подключен к первому входу блока, сумматор , подключенный трем  входами соответственно ко второму выходу схемы сравнени , второму выходу пам ти констант и первому выходу узла управлени , второй выход которого и выход сумматора подключены соответственно к входам группы элементов И, соединенной выходом с выходом блока. Блок преобразовани  командной информации содержит схему сравнени , узел управлени , счетчик модификаторов, пам ть команд и два элемента И, причем первый и второй входы схемы сравнени  соединены соответственно с первым входом блока и первым выходом счетчика модификаторов , второй выход которого соединен с первым входом первого элемента И, выход схему сравнени  соединен с входом узла управлени , первый и второй выходы которого подключены соответственно ко входу счетчика модификаторов и второму входу первого элемента И, вход и выход пам ти команд соединены соответственно с выходом первого элемента И и первым входом второго элемента И, второй вход и выход которого подключен соответственно со вторым входом и выходом блока. Блок селекции содержит дешифратор признака команд, дешифратор признака конца массива, дешифратор начального адреса и дешифратор признака числовой информации, первый и второй входы которых соединены соответственно с первым и вторым входом блока, два элемента ИЛИ и два триггера, первые входы которых и четвертый выход блока поДключены к выходу дешифратора признаков конца массива, второй вход первого триггера соединен с выходом первого элемента ИЛИ, а выход соединен с первым выходом блока, второй и третий выходы которого подключены соответственно к выходам второго триггера и второго элемента ИЛИ, первые входы элементов ИЛИ соединены с выходом дешифратора признака команд и шестым выходом блока, а их вторые входы подключены к выходу дешифратора признаков числовой информации и п тому входу блока, третий вход второго элемента ИЛИ и второй вход второго триггера св заны с выходом дешифратора начального адреса. Кроме того блок синхронизации содержит элемент И, первую группу элементов И, первые входы которых соответственно соединены с первым и вторымвходами блока, а выходы - с первым и вторым входами счетчика Адреса, подключенного выходом к первому выходу блока, второй вход первого элемента И подключен к выходу счетчика, вход которого соединен с шестым входом блока и первым входом тактового распределител , подключенного вторым и третьим входами соответственно к третьему и четвертому входам блока, выход тактового распределител  соединен с первым входом второй группы элементов И, второй вход которых соединен со вторым входо.м первой группы элементов И и п тым входом блока, третий вход первой группы элементов И соединен с первым входом второй группы элементов И, выход которых св зан со вторым выходом блока 2. Недостатки известного устройства - низкое быстродействие, св занное с необходимостью ввода и последующего анализа после каждого слова данных байта признака конца массива, и сложность, требуюша  значительных затрат оборудовани . Цель изобретени  - сокращение аппаратурных затрат и увеличение пропускной способности устройства. Поставленна  цель достигаетс  тем, что в блок управлени  устройства, содержащего блок управлени , включающий дещифратор признака начального адреса, дешифратор признаков командной информации, дешифратор признаков числовой информации, первые входы которых соединены с информационным входом устройства, и триггер , первым входом соединенный с выходом дешифратора признака начального адреса, блок формировани  адреса, включающий две группы элементов И и счетчик адреса, блок преобразовани  командной информации и блок преобразовани  числовой информации , первые входы которых соединены соответственно с выходами дешифратора признаков командной информации и дещифратора признаков числовой информации, вторые входы - С первым выходом блока буферной пам ти, а выходы - соответственно с первым и вторым входами блока буферной пам ти, второй выход которого подключен к первому входу блока оперативной пам ти , вторым входом соединенного с выходом счетчика адреса, группа входов которого подключена к выходам элементов И первой группы, первые входы которых соединены с первым выходом триггера, а вторые входы - с информационным входом устройства и первыми входами элементов И второй группы, выходами подключенных к группе входов блока буферной пам ти, введены регистр сдвигов и элемент И, причем первые входы регистра сдвигов и элемента И соединены со входом синхронизации устройства, вторые входы регистра сдвигов и триггера подключены ко входу установки устройства, выход элемента И соединен со вторыми входами дещифратора признака начального адреса, дешифратора признаков командной информации, дешифратора признаков числовой информации, первым входом счетчика адреса и третьим входом регистра сдвигов, первый выход которого соединен со вторым входом элемента И, второй выход - со вторыми входами элементов И второй группы и третьими входами элементов И первой группы, а третий выход - с третьим входом триггера, первый вход и второй выход которого соединены соответственно со вторым входом счетчика адреса и третьими входами элементов И второй группы. На чертеже представлена блок-схема устройства. Схема содержит блок 1 управлени  в составе дешифратора 2 признака начального адреса, дешифратора 3 признаков командной информации, дешифратора 4 признаков числовой информации, триггера 5, регистра 6 сдвигов и элемента И 7, блока 8 формировани  адреса в составе элементов И 9 первой группы элементов И 10 второй группы и счетчика 11 адреса, блок 12 преобразовани  командной информации, блок 13 преобразовани  числовой информации, блок 14 буферной пам ти, блок 15 оперативной пам ти, вход 16 установки устройства , вход 17 синхронизации устройства и информационный вхоД 18 устройства. Устройство работает следуюшим образом . Сопр жение осуществл етс  ЭВМ типов «Наири-2 (ЭВМ-1) и «Минск-222 (ЭВМ-г). Вс  информаци  в виде команд, чисел и начальных адресов размещени  их массивов задана на восьмидорожечной перфоленте , подготовленной на ЭВМ-1. Каждое полноразр дное слово информации (т.е. команда, адрес или число) на перфоленте представлено несколькими байтами информации и сопровождаетс  байтом признака информации. Работа начинаетс  с начальной установки в ноль триггера 5 и регистра б по входу 16. Затем с перфоленты побайтно вводитс  начальный адрес массива данных. Пор док поступлени  данных следующий. Перед маесивом вводитс  кодовый сигнал начального адреса массива данных,а за ним побайтно вводитс  и на счетчике 11 формируетс  сам начальный адрес. После начального адреса поступает массив команд и массив чисел, причем кажда  команда и каждое число вводитс  побайтно, пословно формируетс  в блоке 14, преобразуетс  в блоке 12 или в блоке 13 и пересылаетс  через блок 14 буферной пам ти в блок 15 оперативной пам ти в  чейки, адреса которых формируютс  на счетчике 11 адреса. Признаки начального адреса, командной и числовой информации дешифрируютс  в блоке 1 управлени  соответствующими дешифраторами. Управление, формирование и преобразование адресной, числовой и командной информации производитс  следующим образом . Поступающий по входу 18 сигнал начального адреса массива данных дешифрируетс  на дешифраторе 2 признака начального адреса , сигнал с выхода которого устанавливает в нулевое состо ние, счетчик 11 и в единичное состо ние триггер 5, который отпирает элементы И 9 и запирает элементы И 10 на врем  поступлени  начального адреса . Информаци , поступающа  побайтно по входу 18 сопровождаетс  синхроимпульсами по входу 17. Фазы поступлени  кодовой информации и стробирующих ее управл ющих импульсов строго одинаковы. Стробирующие синхроимпульсы производ т сдвиг логической единицы по разр дам регистра 6 сдвигов , поочередно открыва  соответствующие элементы И 9 и И 10, на соответствующие входы которых побайтно поступает информаци  начального адреса. Значение начального адреса формируетс  в счетчике 11 путем побайтной записи информации от элементов И 9. Количество байтов слова определ етс  состо нием регистра 6. Конец слова определ етс  сигналом перехода старшего разр да регистра сдвига из единичного состо ни  в нулевое. Этим сигналом триггер 5 устанавливаетс  в нулевое состо ние и отпирает элементы И 10 и запирает элементы И 9. В нулево.и состо нии регистр.6 сдвига сигналами с нулевых выходов открывает элемент И 7 и тем самым разрешает прохождение синхронизирующего импульса на дешифрацию следующего байта информации,  вл ющегос  признаком информации, на счетный вход счетчика 11 адреса, и на установку в единичное состо ние младшего разр да регистра 6 сдвигов . После приема начального адреса по входу 18 поступает признак командной или числовой информации. Признак командной информации расшифровывает дешифратор 3 и выдел ет на выходе сигнал дл  блока 12. Признак числовой информации расшифровывает дешифратор 4 и выдел ет на выходе сигнал дл  блока 13. Прием и упаковка числовой и командной информации производитс  через блок 8 в блоке буферной пам ти . Процесс приема и упаковки числовой и командной информации заключаетс  в том, что побайтно поступающа  информаци  распредел етс  с помощью регистра 6 сдвигов в блоке 1 и с помощью элементов И 10 в блоке 8, записываетс  в бло1 14 буферной пам ти, представл ющей регистр пам ти на триггерах. Процесс распределени  аналогичен распределению байтов начальной адресной информации в счетчике 11 адреса. Регистр сдвига поочередно разрешает прохождение поступающей на -входы элементов И 10 информации на входы соответствующих разр дов блока 14. Разр дность регистра 6 сдвигов выбираетс  с учетом разр дности блока 14 буферной пам ти и разр дности одновременно поступающей информации. Например , при разр дности ЭВМ-2 32 бита и побайтно поступающей информации разр дность регистра сдвигов равна четырем разр дам. В св зи с тем, что добавление единицы в счетчике 11 адреса производитс  при анализе признака информации, начальный адрес массива на перфоленте задаетс  на единицу меньше действительного. Таким образом, устройство обеспечивает сопр жение двух ЭВМ при сокращенном объеме оборудовани  более высоким (по сравнению с известным устройством) быстродействием . Формула изобретени  Устройство дл  сопр жени  электронных вычислительных машин, содержащее блок управлени , включающий дешифратор признака начального адреса, дешифратор признаков командной информации, дешифратор признаков числовой информации, первые входы которых соединены с информационным входом устройства, и триггер, первым входом соединенный с выходом дешифратора признака начального адреса, блок формировани  адреса, включающий две группы элементов И и счетчик адреса, блок преобразовани  командной информации и блок преобразовани  числовой информации, первце входы которых соединены соответ ственно с выходами дешифратора признаков командной информации и дешифратора признаков числовой информации, вторые входы - с первым выходом .блока буферной пам ти, а выходы - соответственно с первым и вторым входами блока буферной пам ти, второй выход которого подключен к первому входу блока оперативной пам ти, вторым входом соединенного с выходом счетчика адреса, группа входов которого подключена к выходам элементов И первой группы, первые входы которых соединены с первым выходом триггера, а вторые входы - с информационным входом устройства и первыми входами элементов И второй группы, выходами падключенными к группе входов блока буферной цам ти, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, в блок управлени  устройства введены регистр сдвигов и элемент И, причем первые входы регистра сдвигов и элемента И соединены со входом синхронизации устройства, вторые входы регистра сдвигов и триггера подключены ко входу установки устройства, выход элемента И соединен со вторыми входами дешифратора признака начального адреса, дешифратора признаков командной информации , дешифратора признаков числовой информации , первым входом счетчика адреса и третьим входом регистра сдвигов, первый выход которого соединен со вторым входом элемента И, второй выход - со вторыми входами элементов И второй группы и третьими входами элементов И первой группы , а третий выход - с третьим входом триггера , первый вход и второй выход которого соединены соответственно со вторым входом счетчика адреса и третьими входами элементов И второй группы. Источники информации, прин тые во внимание при экспертизе 1.Патент Франции № 2261568, кл. G 06 F 15/16, опублик. 1975.
2. 2.Авторское свидетельство СССР № 641434, кл. G 06 F 3/04, 1976 (прототип ).