JPH0263337A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばディジタル交換機に使用されるフレ
ーム同期回路に関する。

（従来の技術） ディジタル交換機間でのデータ伝送は、ｉ（数のフレー
ムを時分割多重したマルチフレームを用いたＰＣＭ伝送
方式により行われている。

第３図はこのようなマルチフレームの構成の一例を示す
図である。

同図に示すように、１組のマルチフレームは５フレーム
からなり、各フレームは１９３ｂｉｔからなる。

また、受信側がこのようなマルチフレームとフレーム同
期をとるため、各フレームの先頭ｂｉｔにはフレーム同
期信号が付加されている。各フレムの先頭ｂｉｔから検
出されるフレーム同期信号の列（ワード）、例えばここ
では　　ｏｉｏｉｔ”は、各フレームの他のｂｌｔから
検出される信号の列（ワード）には出現しないユニーク
なパターンとされている。したがって、受信側では、こ
のパターンを検出すればマルチフレームとのフレーム同
期がとれることになる。

第４図はこのようなパターンを検出するため、受信側に
設けられたフレーム同期回路を示す図である。

同図において、１は１組のマルチフレームに含まれてい
るデータ（受信信号）を記憶する１９３ｂｉｔ×　５段
のＲＡＭ、２は図示を省略した受信機から送出される受
信信号をＲＡＭＩに順次書込み、かつＲＡ　Ｍ　１に書
込まれた受信信号をワード単位で読出し所定のデータを
挿入する読出／書込回路、３は読出／書込回路２により
データが挿入されたワードとフレーム同期信号のワード
とを比較し一致したときにフレーム位相の差を出力する
フレーム同期信号検出回路、４はフレーム位相差を補正
するタイマである。

また、５は位相同期回路からなり、受信信号に同期した
クロックを生成するクロック生成回路、６はクロック生
成回路５からのクロックに基づき、読出／書込回路２に
対し読出しおよび書込みのタイミング信号あるいはＲＡ
Ｍ１に対しアドレス信号および動作用クロックを発生し
供給するタイミング発生回路である。

そして、図示を省略した受信機から送出されるデータは
読出／書込回路２を介しＲＡＭ１に順次書込まれる。１
ＨｂｉｔＸ　　４段まで書込まれると、第１ｂｉｔに対
応するワードがＲＡＭＩより読出／書込回路２に読出さ
れ、５段目のｂｉｔに対応するデータが挿入され、この
ワードがＲＡＭＩに再び書込まれるとともに、フレーム
同期検出回路３に送出される。以下、ワードの一致がな
されるまで、冬目ｔに対応するワードが読出され、デー
タの挿入、再書込みが順次行われる。

ところで、この回路では、ＲＡＭＩに対しこのようなワ
ードの読出しと書込みとを同時に行うことができないの
で、これらの動作を交互に行っている。このため、受信
信号の周波数の２倍の周波数のクロックが必要となる。

ところが、クロック生成回路５を構成する位相同期回路
は、上述のような高周波のクロックを生成するときには
、ジッタに弱く、また高コストになるという欠点がある
。

また、高周波のクロックにより動作する回路は消費電力
が高いという欠点もある。

（発明が解決しようとする課題） このように従来のフレーム同期回路は、受信周波数の２
倍の周波数のクロックを必要とするため、ジッタに弱く
、高コストで、しかも消費電力が高いという欠点がある
。

そこで、この発明の目的は、低周波のクロックで動作す
るフレーム同期回路を実現しようとするものである。

［発明の構成コ （課題を解決するための手段） この発明は、伝送路から送出され、フレーム同期信号が
所定の間隔で分散して配置されるフレームとの同期をと
るフレーム同期回路において、前記フレームのデータを
記憶する複数の記憶手段と、前記伝送路から送出される
フレームのデータを遅延させる遅延手段と、前記伝送路
から送出されるフレームのデータと前記遅延手段により
遅延されたフレームのデータとをそれぞれ同一のタイミ
ングで前記各記憶手段に書込む書込手段と、前記各記憶
手段から前記所定の間隔でデータをそれぞれ同一のタイ
ミングで読出す読出手段と、この読出手段により読出さ
れたデータと前記伝送路から送出されるフレームのデー
タと前記遅延手段により遅延されたフレームのデータと
に基づき所定の演算を行う演算手段とを備えるものであ
る。

（作　用） この発明では、受信信号を遅延させ、遅延後の信号と遅
延前の信号とを同じタイミングで複数のメモリに分散し
て書込むことにより、受信信号のビットレートと同じ周
波数のクロックだけで動作することが可能となる。

（実施例） 次に、この発明の一実施例を説明する。

第１図はこの発明の一実施例に係るフレーム同期回路の
構成を示す図である。

同図において、１１．１２は１組のマルチフレムに含ま
れているデータ（受信信号）を記憶する＋９３ｂｌｔＸ
　　５段のＲＡＭ、１３は図示を省略した受信機から送
出される受信信号を１クロック分遅延させる遅延回路、
１４はこの遅延回路】３を介１７た受信信号と直接受信
機から送出される受信信号とをＲＡＭＩＩ、１２に書込
み、かつＲＡＭ　１１．１２に書込まれた受信信号をワ
ード単位で読出し所定のデータを挿入する読出／書込回
路、１５は読出／書込回路１４によりデータが挿入され
たワードとフレーム同期信号のワードとを比較し一致し
たときにフレーム位相の差を出力するフレム同明信号検
出回路、】６はフレーム位相差を補ＩＥするタイマであ
る。

また、１７は位相同期回路からなり、受信信号に同期し
たクロックを生成するクロック生成回路、１８はクロッ
ク生成回路１７からのクロックに基づき、読出／書込回
路１４に対し読出しおよび書込みのタイミング信号ある
いはＲＡＭ１ｔ、１２に対しアドレス信号および動作用
クロックを発生し供給するタイミング発生回路である。

次に、この実施例の動作を第２図に示すタイミング説明
図に基づき説明する。

まず、スタート信号によってこのフレーム同期回路が起
動され、各回路が初期化される。

次に、図示を省略した受信機から送出される受信信号（
データ）および遅延回路１３を介した受信信号（データ
）が読出／書込回路１４に人力される。すなわち、第２
図（ａ）、（ｂ）に示す受信（ｒ３号“ｂｉｔｌ”と“
ｂ　ｌ　ｔ　２　”　とは同じタイミングで読出／書込
回路１４に人力される。そして、これらデータは第２図
（ｄ）に示すアドレス　　ビとに・１応し、読出／書込
回路２を介しＲＡＭＩ　１．１２に書込まれる。なお、
この書込み動作は第２図（ｃ）に示すように受信信号か
ら抽出したクロック　２つの間に行われる。

この後、これらの書込みが、１９３ｂｌｔＸ　　４段ま
で書込まれると、第ｉｂ＋ｔに対応するワードがＲＡＭ
１ｌ、１２より読出／書込回路２に読出され、５段目の
ｂｉｔに、対応するデータが挿入され、このワードがＲ
ＡＭＩＩ、１２に再び書込まれるとともに、フレーム同
期検出回路１５に送出される。

以下、ワードの一致がなされるまで、各ｂｔｔに対応す
るワードが読出され、データの挿入、再書込みが順次行
われる。

かくして、この実施例では、受信信号を遅延させ、遅延
後の信号と遅延前の信号とを同じタイミングで２組のＲ
ＡＭＩＩ、１２に分散して書込むことにより、書込み動
作を受信信号から抽出したクロック　２つの間に行って
いるので、ワードの読出し、データの挿入、再書込みを
この間に行うことができる。すなわち、この実施例の回
路は、受信信号のビットレートと同じ周波数のクロック
で動作することができる。

［発明の効果］ 以上説明したように、この発明によれば、受信信号に同
期した基本クロックだけで動作する、すなわち低周波の
クロックで動作する７１ノ一ム同期回路を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るフレーム同期回路の
構成図、第２図はこの実施例の動作タイミング説明図、
第３図はマルチフレームを示す構成図、第４図は従来の
フレーム同期回路の構成図である。 １１．１２・・・ＲＡＭ、１３・・・遅延回路、１４・
・・読出／書込回路、１５・・・フレーム同期信号検出
回路、１６・・・タイマ、１７・・・クロック生成回路
、１８・・・タイミング発生回路。 出願人　　　　　　株式会社　東芝

Claims (1)

1. 【特許請求の範囲】 伝送路から送出され、フレーム同期信号が所定の間隔で
   分散して配置されるフレームとの同期をとるフレーム同
   期回路において、 前記フレームのデータを記憶する複数の記憶手段と、 前記伝送路から送出されるフレームのデータを遅延させ
   る遅延手段と、 前記伝送路から送出されるフレームのデータと前記遅延
   手段により遅延されたフレームのデータとをそれぞれ同
   一のタイミングで前記各記憶手段に書込む書込手段と、 前記各記憶手段から前記所定の間隔でデータをそれぞれ
   同一のタイミングで読出す読出手段と、この読出手段に
   より読出されたデータと前記伝送路から送出されるフレ
   ームのデータと前記遅延手段により遅延されたフレーム
   のデータとに基づき所定の演算を行う演算手段と を具備するフレーム同期回路。