JPS6253097B2

JPS6253097B2 -

Info

Publication number: JPS6253097B2
Application number: JP55162366A
Authority: JP
Inventors: Tatsuoki Shinohara
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1980-11-18
Filing date: 1980-11-18
Publication date: 1987-11-09
Also published as: JPS5787252A

Description

【発明の詳細な説明】本発明はPCM信号の再生時における同期ずれ
補償方式に係り、PCM信号再生中に、同期ずれ
が検出された場合、最もデータ損失の少ない時点
でデータがずれたビツト数だけクロツク数を加減
することによりデータ信号中の同期信号間隔を正
常に保つようにしたことを目的とするものであ
る。

一般に、PCM（Pulse Code Modulation）デジ
タルオーデイオデイスクには同期信号として一定
間隔（以下、この間隔を１フレームと称す）で同
じパターン（同期パターン）が記録してあり、再
生時にはこの同期パターンを検出し、それを基準
にして信号処理を行う。そのため、再生時にはま
ず検出した同期パターンが間違いなく同期信号で
あるかどうかを確認し、これに基づいて欠落する
ことのない安定した同期パルスを作り、さらにそ
の同期検出パルスの間隔はデイスクの再生が終了
するまで一定でなければならない。

しかし、デイスクの再生信号にはドロツプアウ
ト等による信号の欠落があり、しばしば同期検出
パルスの間隔が狂つてしまうようなことが起き
る。さらに、後段の信号処理は同期検出パルスを
基準に行つているので、従来のように未処理のま
まではデータ誤り訂正回路、データ誤り検出回路
等が誤動作し、出力に異常が発生してしまうとい
う欠点があつた。

本発明はこのような問題点を解決するためにな
されたもので、デイスク再生信号から同期信号を
検出し、この検出した同期信号の間隔が狂つてい
た場合、それを検出し、記憶素子を用いて同期信
号の間隔を一定にするようにしたPCM信号の同
期ずれ補償方式を提供するものである。

以下、本発明の実施例を図面に基づいて説明す
る。

第１図のブロツク図において、１はPCMデー
タ信号の入力端子、２はデータ信号から抽出され
たジツターを含むクロツク信号・２φ_１の入力端
子である。３は同期パターンを検出し同期検出パ
ルスを発生するための同期検出回路、４は同期検
出パルスを１フレーム遅延させる遅延回路、５は
前記検出パルスをさらに１フレーム遅延させる遅
延回路、６は同期検出パルスの位置が３回一致す
ると３回一致パルスを出力する同期３回一致回
路、７は安定同期パルス発生回路である。また、
８は安定同期パルスの位置に３回一致パルスがあ
つたとき一致同期パルスを出力する一致同期検出
回路、９は安定同期パルスの位置に３回一致パル
スがなかつたとき抜け同期パルスを出力する抜け
同期検出回路、１０は抜け同期パルス検出後に検
出されるｎ個目の一致同期パルスで新たにその同
期に引込むための同期引込みパルスを出力する同
期引込み信号発生回路である。本実施例ではｎ＝
１にセツトしてある。

そして、前記各種回路４，５，６，７，８，
９，１０によつて欠落のない同期パルス列すなわ
ち同期予測パルスを得るための同期保持回路１０
ａが構成されている。１１および１２は安定同期
パルスに基づいて、同期ずれを検出するための同
期ずれ検出回路および同期ずれ検出ゲート信号発
生回路である。さらに、１３はクロツク数調整用
ゲート信号発生回路、１４はクロツク信号・２φ
_１を1/2に分周する1/2分周回路、１５はクロツク
信号・２φ_１およびφ_１から後述のRAM
（Random Access Memory）への書込み制御用
クロツク信号・φ′_１を作るためのクロツク数調
整回路、１７は入力データ信号を（ｎ＋１）フレ
ーム（実施例ではｎ＝１でだから２フレーム）遅
延させるデータ遅延回路、１９は直列のデータ信
号を４ビツトの並列信号に変換する直−並列変換
回路、２１はジツターを含むデータ信号をジツタ
ーを含まないデータ信号に変換するための記憶素
子すなわちジツター吸収用RAM、２３は４ビツ
トの並列な信号を直列信号に変換する並−直列変
換回路、２４はデータ信号の出力端子である。２
５はジツターのない一定周期のクロツク信号・φ
_２の発振器、２８はRAM２１への制御信号発生
回路、３１はデータ処理用クロツク信号・φ_２の
出力端子、３２は安定同期パルスの抜取り用ゲー
ト信号発生回路である。

つぎに、上記構成に基づいてその回路動作をタ
イムチヤートと共に説明する。先ず、第２図のタ
イムチヤートとの関係について述べると、いま、
PCMデータ信号の再生に際し、同期検出回路３
に対して入力端子１より後述のデータ信号が供給
され、また入力端子２よりジツターを含むクロツ
ク信号・２φ_１が供給されると、当該回路からは
第２図の同期検出パルスａに示す如く、例えば本
発明の同期信号の位置よりも時間的に進んだ前ず
れ信号イと時間的に遅れた後ずれ信号ロを含む同
期パターンが検出される。この同期検出パルスａ
は縦続接続の１フレーム遅延回路４，５に供給さ
れると、１フレーム遅延された信号ｂとさらに１
フレーム遅延された信号ｃとして出力する。

これら第２図の信号ａ，ｂ，ｃはさらに同期３
回一致回路６に供給され、当該回路にて同期信号
の位置が３回一致すると、一致信号ｄが出力す
る。この一致信号すなわち３回一致パルスｄは信
号ａ，ｂ，ｃの積をとつた信号で、これは検出さ
れた同期パターンが確かに同期信号であることを
確認するために必要である。すなわち、３回一致
パルスｄが現われたのは、同期検出パルスａが同
期信号と同じ間隔（１フレーム間隔）で３回検出
されたことを意味し、これは正しい同期位置にあ
ると見做すことができる。

こうして得られた一致信号ｄは正しい同期信号
の位置を検出したものとし、これを基準に安定同
期パルス発生回路７は、欠落のない安定同期パル
スｅを発生する。この安定同期パルスｅにおける
パルス列のそれぞれに対し、図示の如くハ，ニ，
ホ，ヘ，ト，チ，リ，ヌ，ル，ヲ，ワ，カと記号
を付すと、ニはハから１フレーム後の位置に発生
し、同様にホはニから１フレーム後の位置に発生
する。

それ故、この安定同期パルスｅと前記３回一致
パルスｄとに基づき、データ信号中に同期信号が
あつたときは、一致同期検出回路８において一致
同期パルスｆが検出され、データ信号中に同期信
号がなかつたときは、抜け同期検出回路９におい
て抜け同期パルスｇが検出される。この場合、一
致同期パルスｆが発生している所は、少なくとも
前の３フレームは同期がずれていないことを示
し、また抜け同期パルスｇを検出した所では、同
期がずれている可能性がある。但し、同期パター
ンを検出できなかつた場合にも抜け同期パルスｇ
が発生し、且つ同期がずれている場合には勿論抜
け同期パルスｇが発生する。

そこで、前記抜け同期パルスｇが発生した場合
には、一応その位置で同期がずれたものと判断
し、同期引込み信号発生回路１０は当該抜け同期
パルスｇの検出後のｎ個目の一致同期パルスｆ
（実施例ではｎ＝１であるから１個目のパルスリ
およびカ）を同期引込みパルスｈとして発生し、
前記安定同期パルス発生回路７から得られる安定
同期パルスｅはその時点から、この同期引込みパ
ルスｈを基準に１フレーム間隔で発生するので次
の安定同期パルスの発生を予測する信号として扱
われる。すなわち、この安定同期パルスｅにおけ
る同期ずれはパルス列チ−リおよびヲ−カ間に発
生しているものであり、チ−リ間の場合、チを基
準に１フレームの位置に同期パルスを発生させよ
うとするが、その前に同期引込みパルスｈが発生
し、安定同期パルスｅはそれに引込まれる。ま
た、ヲ−カ間ではヲを基準にワを発生した後、当
該同期引込みパルスｈによりカが発生し、その後
安定同期パルスはカを基準に発生する。

パルス抜取り用ゲート信号発生回路３２は前記
安定同期パルスｅが供給されると、当該安定同期
パルスｅを１つおきに抜きとるための信号ｉを発
生する。このパルス抜取り用ゲート信号ｉは図示
の如く、信号の反転を各安定同期パルスｅより1/
２フレームの所に生じ、後段の同期ずれ検出ゲー
ト信号発生回路１２に供給される。それ故、前記
安定同期パルスｅはこのパルス抜取り用ゲート信
号ｉによつて１つおきに抜取られ、当該同期ずれ
検出ゲート信号発生回路１２からは、パルス抜取
り用ゲート信号ｉの正区間にてはハ，ホ，ト，
リ，ル，ワ，カよりなるパルスｊ、また負区間に
てはニ，ヘ，チ，ヌ，ヲよりなるパルスj′が発生
し、同期ずれ検出回路１１に供給される。

これら一連の同期ずれ検出ゲート信号ｊまたは
j′が供給されることにより、同期ずれ検出回路１
１においては、同期ずれ検出のための信号処理が
次のように行われる。先ず、最初に前記パルス列
ｊを基準として、第２図ｋに示す如く、前記パル
ス列ハ，ホ，ト，リ，ル，ワ，カという１つおき
のパルスによりニ，ヘ，チ，ヌ，ヲという同期パ
ルスが、正しい同期間隔に対して前にずれている
かどうかを判定するため、パルス抜取り用ゲート
信号ｉにおける正信号の後縁から1/2フレームの
所までを信号区間とした信号群よりなる前ずれ検
出用のゲート信号ｋと、第２図ｌに示す如く、前
記同様な同期間隔に対してずれていないことを判
定するため、前記前ずれ検出用ゲート信号ｋの後
縁に位置する信号群よりなるずれなし検出用のゲ
ート信号ｌと、第２図ｍに示す如く、同様な同期
間隔に対して後にずれているかどうかを判定する
ため、前記ずれなし検出ゲート信号ｌの後縁から
パルス抜取り用ゲート信号ｉにおける正信号の前
縁までを信号区間とした信号群よりなる後ずれ検
出用のゲート信号ｍが作られる。

また、同様に前記パルス列ｊを基準として、第
２図k′に示す如く、前記パルス列ニ，ヘ，チ，
ヌ，ヲという１つおきのパルスによりハ，ホ，
ト，リ，ル，ワ，カという同期パルスが正しい同
期間隔に対して前にずれているかどうかを判定す
るため、パルス抜取り用ゲート信号ｉにおける負
信号の後縁から1/2フレームの所までを信号区間
とした信号群よりなる前ずれ検出用のゲート信号
k′と、第２図l′に示す如く、前記同様な同期間隔
に対してずれていないことを判定するため、前記
前ずれ検出ゲート信号k′の後縁に位置する信号群
よりなるずれなし検出用のゲート信号l′と、第２
図m′に示す如く、同様な同期間隔に対して後に
ずれているかどうかを判定するため、前記ずれな
し検出ゲート信号l′の後縁からパルス抜取り用ゲ
ート信号ｉにおける負信号の前縁までを信号区間
とした信号群よりなる後ずれ検出用のゲート信号
m′が作られる。

次いで、これらゲート信号k′，l′，m′と前記パ
ルス列ｊおよびゲート信号ｋ，ｌ，ｍとパルス列
j′間において、１フレーム毎に同期ずれ検出のた
めの信号処理が行われる。先ず、ゲート信号ｋ，
ｌ，ｍとパルス列j′との関係については、それぞ
れ両者の積をとることにより、前ずれゲート信号
ｋについてはｎのような前ずれ検出信号、ずれな
しゲート信号ｌについてはｏのようなずれなし検
出信号、後ずれゲート信号ｍについてはｐのよう
な後ずれ検出信号が得られる。これにより、前記
パルス列のニ，ヘ，チ，ヌ，ヲというパルス列が
正しい位置にあるかどうかの検出結果としては、
同期ずれは検出されないことが示される。

また、ゲート信号k′，l′，m′とパルス列ｊとの
関係についても同様に、それぞれ両者の積をとる
ことにより、前ずれゲート信号k′についてはn′の
ような前ずれ検出信号、ずれなしゲート信号l′に
ついてはo′のようなずれなし検出信号、後ずれゲ
ート信号m′についてはp′のような検出ゲート信
号が得られる。この結果、前記パルス列のハ，
ホ，ト，リ，ル，ワ，カというパルスが正しい位
置にあるかどうかの同期ずれ検出については、前
記リのパルスが前ずれとして検出され、またカが
後ずれとして検出されたことになる。

この同期ずれ検出回路１１において検出された
前記同期ずれ検出信号ｎ，ｏ，ｐおよびn′，o′，
p′は、つぎにクロツク数調整用ゲート信号発生回
路１３に供給され、ここでｑのように位置の前ず
れに対してはクロツク数を増やすように作用する
クロツク数調整用ゲート信号およびｒのように位
置の後ずれに対してはクロツク数を減らすように
作用するクロツク数調整用ゲート信号が発生す
る。そして、これらクロツク数調整用ゲートｑ，
ｒは後述のクロツク数調整回路１５に供給され
る。

一方、前記同期検出回路３に供給された第３図
Ａのクロツ信号・２φ_１は、同様に1/2分周回路
１４およびクロツク数調整回路１５に供給され、
当該1/2分周回路１４にて1/2に分周されて第３図
Ｂのクロツク信号・φ_１となる。このクロツク信
号・φ_１は前記クロツク数調整回路１５に供給さ
れる一方、当該クロツク数調整回路１５に対して
は第３図Ｃのように同期の前ずれに対するクロツ
ク数調整用ゲート信号すなわち前記第２図ｑに相
当する信号、および第３図Ｄのように同期の後ず
れに対するクロツク数調整用ゲート信号すなわち
前記第２図に相当する信号が供給される結果、
第３図Ｅに示す如く、RAM２１への書込み制御
用クロツク信号・φ′_１が出力する。このクロツ
ク信号・φ′_１は、前記クロツク数調整回路１５
においてクロツク信号・２φ₁Aとクロツク数調
整用ゲート信号Ｃの積をとつたものと、クロツク
信号・φ₁Bとクロツク数調整用ゲート信号Ｄの
積をとつたものとの和、（｛(A)×(C)｝＋｛(B)×(D)｝
）
をとることにより得られる。

この場合、第３図におけるクロツク信号・φ
₁Bは各パルス列が１ビツト単位にて示され、且
つこのパルス列の例えば128個を以つて前記第２
図の同期検出パルスａに対応する１フレームを形
成している。それ故、前記クロツク数調整用ゲー
ト信号Ｃは同期パルスの位置が例えば２ビツト前
へずれていることにより得られたゲート信号であ
り、クロツク信号・φ₁Bに２ビツト分のクロツ
クを付加するための信号である。また、クロツク
数調整用ゲート信号Ｄは同期パルスの位置が同様
に２ビツト後へずれていることにより得られたゲ
ート信号であり、クロツク信号・φ₁Bから２ビ
ツト分のクロツクを削除するための信号である。

この結果、第３図Ｅに示すように１ビツト単位
のクロツク信号・φ_１のパルス列に対し、同期検
出パルスの前ずれに相当する位置には２ビツト分
のクロツク信号が付加され、また後ずれに相当す
る位置からは２ビツト分のクロツク信号が削除さ
れる。但し、この第３図Ｃ，Ｄのクロツク数調整
用ゲート信号は、前記第２図の同期検出パルスａ
に対応するクロツク数調整用ゲート信号ｑ，ｒと
の時間的な相関関係については、前記のように時
間単位が異なり同一処理時間内の信号として列記
することは困難であるので、特に当該第３図Ｃ，
Ｄについてはそれぞれ単独の状態にて同期ずれの
関係を示し、また第３図Ｅのクロツク信号・φ′
_１においてはそれに対応させて示している。この
同期ずれを含むクロツク信号・φ′_１は、次に直
−並列変換回路１９および制御信号発生回路に供
給され、後段への制御信号となる。

他方、前記同期検出回路３と同様にデータ遅延
回路１７に供給されたデータ信号は、当該回路に
おいて（ｎ＋１）フレームすなわち前記同様２フ
レームだけ遅延される。これは同期ずれを検出す
るのに時間がかかるため、その間のデータを損わ
ないように、同期がずれた時点と同期ずれを検出
した時点とを一致させるためである。また、この
際の入力データ信号は第４図ｉのような直列デー
タ信号であり、いま各データには１ビツト単位に
て、、、…と番号を付した状態を示す。

この２フレーム遅延されたデータ信号は前記直
−並列変換回路１９に供給されると、クロツク信
号・φ′_１（第４図）により第４図，，
，に示す如く、直列データが４ビツトの並列
データに変換され、一方当該クロツク信号・φ′
_１により制御信号発生回路２８が駆動されて
RAM２１への書込み用指令信号が発生し、これ
により前記直−並列変換されたデータ信号はその
形でRAM２１に書込み記憶される。尚、この直
−並列変換に際しデータ信号の変換過程について
は、既知の方法によつて行うことができるので具
体的な説明は省略する。また、この場合における
クロツク信号・φ′_１（第４図）は前記クロツ
ク信号・φ_１と同じく、一定周期で同期ずれのな
い正常なものを示している。

このRAM２１への書込みが終了すると、それ
に基づく出力により、書込まれたデータを読出す
ための切換操作が引続き行われ、クロツク発振器
２５から出力する第４図のような一定周期のク
ロツク信号・φ_２が、前記制御信号発生回路２８
および並−直列変換回路２３に対し供給される。
但し、このクロツク信号・φ_２の周波数は、ジツ
ターを含むクロツク信号・φ′_１の周波数の平均
値に等しいものとする。この結果、制御信号発生
回路２８からの読出し指令信号に基づき、RAM
２１に記憶されているデータの読出しが行われ、
並−直列変換回路２３に供給されて前記４ビツト
の並列データを直列データに変換するための信号
処理が行われ、第４図に示す如く、クロツク信
号・φ_２に同期して並−直列変換されたデータ信
号が得られる。

すなわち、前記クロツク信号・φ_１と同じ同期
のクロツク信号・φ′_１にてRAM２１へ書込んだ
場合には、入力データと出力データは全く同じも
のとなる。これらの出力データは出力端子２４を
介し、後段の信号処理回路へと送出され、また前
記クロツク発振器２５からのクロツク信号・φ_２
は出力端子３１を介して、同じく後段の信号処理
回路へデータ処理用のクロツク信号として送出さ
れる。

これに対し、前記クロツク数調整回路１５から
出力するクロツク信号・φ′_１について、第４図
に示す如く、例えば前記クロツク信号・φ′_１
（第３図Ｅ）と同様に各２ビツトの同期前ずれお
よび後ずれが検出されている場合、入力データ信
号（第４図は直−並列変換回路１９において、
第４図，，，に示す如く当該クロ
ツク信号・φ′_１（第４図）に同期して直列デ
ータが４ビツトの並列データに変換され、同期前
ずれに相当する部分については２ビツト分のデー
タ、が２重にRAM２１に書込まれ、また同
期後ずれに相当する部分については２ビツト分の
データ〓、〓がRAM２１への書込みから削除さ
れる。

そして、この同期ずれを含むデータ信号の
RAM２１への書込みが終了すると、前記同様そ
れに基づく出力により、書込まれたデータを読出
すための切換操作が行われ、クロツク発振器２５
からの第４図のような一定周期のクロツク信
号・φ_２にて前記RAM２１に記憶されているデ
ータの読出しを行い、並−直列変換回路２３にお
いて前記４ビツトの並列データを直列データに変
換するための信号処理が行われる。この結果、第
４図に示す如く、前記クロツク信号・φ_２に
同期してデータが並−直列変換され、データ、
以降の全データが後へ２ビツトシフトして２ビ
ツト分の位置の前ずれが解消されると共に、且つ
データ〓、〓以降の全データが前へ２ビツトシフ
トして２ビツト分の信号の後ずれも解消されたデ
ータ信号が得られる。これにより、前記同期前ず
れおよび後ずれを含むジツターのあるデータ信号
は、RAM２１を介し、ジツターがなく且つ同期
に前ずれおよび後ずれのないデータ信号に変換さ
れたことになる。以下、この出力データおよびク
ロツク信号・φ_２は、それぞれ出力端子２４，３
１を介して後、前記同様に後段の信号処理回路へ
と送出される。

尚、前記実施例にてはRAM２１からデータを
読出す際に用いる一定周期のクロツク信号とし
て、クロツク発振器２５によるクロツク信号・φ
_２を挙げたが、これは前記PCM信号から分離生
成したクロツク信号に同期し且つ時間的変動分が
前記PCM信号から分離生成したクロツク信号よ
り少ないクロツク信号の一例を示すものである。
またこの実施例において用いられた前記クロツク
信号・φ_２は、ジツターを除去するためのもので
あつて、単に同期ずれのみ補償するためのもので
あればデータから抽出したクロツク信号・φ_１を
用いてもよい。要するに、データから抽出したク
ロツク信号・φ_１のクロツク数をφ′_１に調整
し、RAM２１の書込み用アドレスとすることに
より同期ずれを解消することができる。

本発明は以上の如く、PCMデータ信号の再生
に際し同期信号の間隔にずれが生じている場合に
はそれを検出し、その検出された信号に基づき、
最もデータ損失の少ない時点でデータがずれたビ
ツト数だけクロツク数を調整したクロツク信号に
て記憶素子に当該データを書込み、それを調整し
ていないクロツク信号にて読出して同期ずれを補
償するようになしているので、データ信号中の同
期信号間隔は正常な状態に保たれる。

さらに、本発明においては実施例による同期ず
れのみならず、同期信号が欠落していて検出でき
ない場合にも、信号処理過程において強制的に同
期信号の同期引込みを行うので、常に安定した同
期信号を得ることができる。

また、同期信号の検出に際して同期検出回路と
２つの１フレーム遅延回路とを組合わせ、同期３
回一致回路にて前記各回路からの出力の積をと
り、等間隔（１フレーム間隔）で同期パターンを
３回検出した場合にはそれを同期信号とするよう
になしたので、もし前記同期検出回路単独による
信号処理にてはデータ信号中に同期パターンと同
じパターンが現われた時、それを同期信号として
検出するという誤まりを防止することができ、同
期信号の検出精度を高めると共に且つ再生データ
の品質を高めることができる。尚、遅延回路を多
く設けるほど同期検出は正確になるが、しかし遅
延回路を多く持つことは回路が大きくなる割にそ
の検出精度が上がらないし、検出に時間がかかる
ので、実際には３回の一致で実用上問題はない。

【図面の簡単な説明】

第１図は本発明に係るPCM信号の同期ずれ補
償方式を説明するためのブロツク図、第２図ａ乃
至ｒは前記第１図における各回路からの出力信号
の相互関係を示すタイムチヤート、第３図Ａ乃至
Ｅは前記同期ずれ発生時におけるゲート信号とク
ロツク信号の相互関係を示すタイムチヤート、第
４図乃至は前記同期ずれ発生時におけるデ
ータ信号のRAMへの書込み／読出し処理につい
てクロツク信号との相互関係を示すタイムチヤー
トである。図面中、１……データ信号入力端子、２……ク
ロツク信号入力端子、３……同期検出回路、４，
５……１フレーム遅延回路、６……同期３回一致
回路、７……安定同期パルス発生回路、８……一
致同期検出回路、９……抜け同期検出回路、１０
……同期引込み信号発生回路、１０ａ……同期保
持回路、１１……同期ずれ検出回路、１２……同
期ずれ検出ゲート信号発生回路、１３……クロツ
ク数調整用ゲート信号発生回路、１４……1/2分
周回路、１５……クロツク数調整回路、１７……
データ遅延回路、１９……直−並列変換回路、２
１……ジツター吸収用RAM、２３……並−直列
変換回路、２４……データ信号出力端子、２５…
…クロツク発振器、２８……制御信号発生回路、
３１……データ処理用クロツク信号出力端子、３
２……パルス抜取り用ゲート信号発生回路。

Claims

【特許請求の範囲】１ PCM信号から検出された複数個の同期信号
を基にして正しい同期信号の位置を検出し、この
検出信号に基づいて安定同期信号を生成し、前記
検出信号と安定同期信号に基づいて一致同期信号
と抜け同期信号を生成し、前記一致同期信号と抜
け同期信号に基づいて同期引込信号を生成し、こ
の同期引込信号と前記安定同期信号に基づいてク
ロツク数調整用ゲート信号を生成し、このクロツ
ク数調整用ゲート信号で前記PCM信号から分離
生成したクロツクパルスの同期を調整し、この調
整されたクロツクパルスを用いて前記PCM信号
を記憶素子に書き込み、しかる後一定周期のクロ
ツクパルスで読み出す事を特徴とするPCM信号
の同期ずれ補償方式。２同期信号のずれを検出するに必要な時間だけ
前記PCM信号を遅延した後記憶素子に書き込む
ようにした特許請求の範囲第１項記載のPCM信
号の同期ずれ補償方式。３記憶素子からPCM信号を読み出す際に用い
る一定周期のクロツクパルスとして、前記PCM
信号から分離生成したクロツクパルスに同期し且
つ時間的変動分が前記PCM信号から分離生成し
たクロツクパルスより少ないクロツクパルスを用
いるようにした特許請求の範囲第１項記載の
PCM信号の同期ずれ補償方式。